| 主权项 |
1.一种增加电容表面积之制程,其系可应用于一半导体基板上方具一介电层,且于该介电层上方具一蚀刻终止层之记忆单元中,其中该制程之步骤系可包括:a)形成一第一牺牲层于该蚀刻终止层上方;b)去除该第一牺牲层、蚀刻终止层以及该介电层之部分区域,以形成一接触窗;c)形成一第一导电层于该第一牺牲层上方与该接触窗之侧壁及底部;d)形成一第二牺牲层于该第一导电层上方;e)去除部份该第二牺牲层、该第一导电层与该第一牺牲层,以暴露出该第一牺牲层之部分区域;f)形成一第二导电层于该第二牺牲层上方及侧壁、该第一导电层侧壁、以及该第一牺牲层之部分区域上方及侧壁;g)去除该第二导电层之部分区域,以保留位于该第二牺牲层、该第一导电层及该第一牺牲层侧壁之部分该第二导电层;以及h)去除该第一牺牲层与该第二牺牲层,以暴露出该蚀刻终止层;以完成一电容下电极之制程;俾得以藉由该第一导电层以及该第二导电层所构成之表面积,供作为增加电容表面积之用。2.如申请专利范围第1项所述之增加电容表面积之制程,其中该半导体基板系可为一矽基板(Si Substrate)。3.如申请专利范围第1项所述之增加电容表面积之制程,其中形成该介电层之方法系可为一化学汽相沈积法(Chemical Vapor Deposition,CVD)。4.如申请专利范围第1项所述之增加电容表面积之制程,其中该介电层系可为一未掺杂矽玻璃层(NondopedSilicon Glass,NSG),且该未掺杂矽玻璃层(NSG)之厚度系可为1000A-3000A。5.如申请专利范围第1项所述之增加电容表面积之制程,其中形成该蚀刻终止层之方法系可为一化学汽相沈积法(Chemical Vapor Deposition,CVD)。6.如申请专利范围第1项所述之增加电容表面积之制程,其中该蚀刻终止层系可为一氮化物层(Nitride),且该蚀刻终止层之厚度系可为100A-300A。7.如申请专利范围第1项所述之增加电容表面积之制程,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。8.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(a)中,形成该第一牺牲层(SacrificialLayer)之方法系可为一化学气相沈积法(Chemical VaporDeposition,CVD)。9.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(a)中,该第一牺牲层(Sacrificial Layer)系可为一牺牲氧化层(Sacrificial Oxide),且该牺牲氧化层之厚度系可至少为6000A。10.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(b)中,形成该接触窗(Contact Window)之方法系可以一光学微影及蚀刻技术为之。11.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(c)中,形成该第一导电层之方法系可为一化学气相沈积法(Chemical Vapor Deposition,CVD)。12.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(c)中,该第一导电层系可为一已掺杂之复晶矽层(Doped Polysilicon),且该第一导电层之厚度系可为1000A-3000A。13.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(d)中,形成该第二牺牲层(SacrificialLayer)之方法系可为一化学气相沈积法(Chemical VaporDeposition,CVD)。14.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(d)中,该第二牺牲层(Sacrificial Layer)系可为一牺牲氧化层(Sacrificial Oxide)。15.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(e)中,去除部份该第二牺牲层、该第一导电层与该第一牺牲层之方法系可以一光学微影及蚀刻技术为之。16.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(f)中,形成该第二导电层之方法系可为一化学气相沈积法(Chemical Vapor Deposition,CVD)。17.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(f)中,该第二导电层系可为一已掺杂之复晶矽层(Doped Polysilicon),且该第二导电层之厚度系可为1000A-3000A。18.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(g)中,蚀刻部份该第二导电层之方法系可为一乾式蚀刻法(Dry Etching),俾以等向性蚀刻该第二导电层之部分区域。19.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(h)中,遂行蚀刻该第一牺牲层与该第二牺牲层之方法系可为一湿式蚀刻法(Wet Etching),且于遂行该湿式蚀刻法时,系可以一含有氢氟酸(HydrofluoricAcid,HF)之B.O.E.蚀刻溶液予以遂行之,俾以完全去除该第一牺牲层与该第二牺牲层。20.如申请专利范围第1项所述之增加电容表面积之制程,其中于该步骤(h)之后更可包括下列步骤:i)形成另一介电层于该蚀刻终止层、该第一导电层以及该第二导电层之表面上方;以及j)形成一第三导电层于该另一介电层上方,俾以完成一电容之制程。21.如申请专利范围第20项所述之增加电容表面积之制程,其中于该步骤(i)及(j)中,形成该另一介电层或该第三导电层之方法系可为一低压化学汽相沈积法(LPCVD)。22.如申请专利范围第20项所述之增加电容表面积之制程,其中于该步骤(i)中,该另一介电层系可为一氧化物-氮化物-氧化物层(Oxide-ON-Nitride-ON-Oxide,ONO),且该另一介电层之厚度系可为50A-200A。23.如申请专利范围第20项所述之增加电容表面积之制程,其中于该步骤(j)中,该第三导电层系可为一已掺杂之复晶矽层(Doped Polysilicon)。24.一种增加电容表面积之结构,其系可应用于一半导体基板上方具一介电层,且于该介电层上方具一蚀刻终止层之记忆单元中,其中该结构系可包括:一接触窗(contactwindow),其系分布于该蚀刻终止层及该介电层中;以及一导电层,其系分布于该接触窗底部及侧壁中,并向上延伸而形成一H状结构;俾以藉由该导电层供作为一电容下电极结构,且藉由该导电层所构成之表面积供作为增加电容表面积之用。25.如申请专利范围第24项所述之增加电容表面积之结构,其中该半导体基板系可为一矽基板(Si Substrate)。26.如申请专利范围第24项所述之增加电容表面积之结构,其中该介电层系可为一未掺杂矽玻璃层(NondopedSilicon Glass,NSG),且该未掺杂矽玻璃层(NSG)之厚度系可为1000A-3000A。27.如申请专利范围第24项所述之增加电容表面积之结构,其中该蚀刻终止层系可为一氮化物层(Nitride),且该蚀刻终止层之厚度系可为100A-300A。28.如申请专利范围第24项所述之增加电容表面积之结构,其中该导电层系可为一已掺杂之复晶矽层(DopedPolysilicon)。29.如申请专利范围第24项所述之增加电容表面积之结构,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。30.如申请专利范围第24项所述之增加电容表面积之结构,其中更包含:另一介电层,其系分布于该蚀刻终止层以及该导电层之表面上方;以及另一导电层,其系分布于该另一介电层之上方,以作为一电容上电极之用;俾以完成一电容结构。31.如申请专利范围第30项所述之增加电容表面积之结构,其中该另一介电层系可为一氧化物-氮化物-氧化物层(Oxide-ON-Nitride-ON-Oxide,ONO),且该另一介电层之厚度系可为50A-200A。32.如申请专利范围第30项所述之增加电容表面积之结构,其中该另一导电层系可为一已掺杂之复晶矽层(DopedPolysilicon)。图式简单说明:第一图(a)-(b):其系为习知形成电容结构之制程流程示意图。第二图(a)-(b):其系为另一习知形成电容结构之制程流程示意图。第三图(a)-(d):其系为又一习知形成电容结构之制程流程示意图。第四图(a)-(f):其系为本案之一较佳实施例之电容结构制程流程示意图。 |
