| 主权项 |
1.一种改进积体电路静电防护之接脚排列方式,该积体电路至少具有:复数支电压源接脚;以及至少一空脚单位,其中每一该空脚单位由至少一空脚所组成,且该积体电路之所有空脚皆包含于所有该空脚单位内;该接脚排列方式包括:每一该空脚单位之二侧皆与该些电压源接脚相邻,以改进对该空脚静电放电所造成该积体电路静电伤害之防护。2.如申请专利范围第1项所述之接脚排列方式,其中该空脚单位包括由一独立空脚所组成。3.如申请专利范围第1项所述之接脚排列方式,其中该空脚单位包括由复数支连续之空脚彼此相邻所组成。4.如申请专利范围第3项所述之接脚排列方式,其中该积体电路之封装系具有复数个边,组成该空脚单位之该些空脚配置于该些边中之一边。5.如申请专利范围第3项所述之接脚排列方式,其中该积体电路之封装系具有复数个边,组成该空脚单位之该些空脚分别配置于该些边中之相邻二边。6.如申请专利范围第1项所述之接脚排列方式,其中该积体电路之封装包括树脂类之材料。7.如申请专利范围第1项所述之接脚排列方式,其中该积体电路之封装包括塑胶类之封装。8.如申请专利范围第1项所述之接脚排列方式,其中该积体电路为一QFP类之封装的积体电路。9.如申请专利范围第1项所述之接脚排列方式,其中该些电压源接脚包括VDD。10.如申请专利范围第1项所述之接脚排列方式,其中该些电压源接脚包括GND。11.如申请专利范围第1项所述之接脚排列方式,其中与该空脚单位两侧相邻之二电压源接脚所连接之二焊垫亦相邻。12.如申请专利范围第1项所述之接脚排列方式,其中与该空脚单位两侧相邻之二电压源接脚系连接至同一焊垫,且该焊垫连接至一电压源滙流排。13.一种改进积体电路静电防护之接脚排列方式,该积体电路具有100支以上的接脚,其中至少包括5支空脚,该积体电路至少具有:复数支电压源接脚;以及至少一空脚单位,其中该空脚单位由至少一空脚所组成,且该积体电路之所有该些空脚皆包含于所有该空脚单位内;该接脚排列方式包括:每一该空脚单位之二侧皆与该些电压源接脚相邻,以改进对该些空脚静电放电所造成该积体电路静电伤害之防护。14.如申请专利范围第13项所述之接脚排列方式,其中该积体电路具有200支以上的接脚,且其中至少包括10支以上的空脚。15.如申请专利范围第13项所述之接脚排列方式,其中该空脚单位包括由一独立空脚所组成。16.如申请专利范围第13项所述之接脚排列方式,其中该空脚单位包括由复数支连续之空脚彼此相邻所组成。17.如申请专利范围第16项所述之接脚排列方式,其中该积体电路之封装系具有复数个边,组成该空脚单位之该些空脚配置于该些边中之一边。18.如申请专利范围第16项所述之接脚排列方式,其中该积体电路之封装系具有复数个边,组成该空脚单位之该些空脚分别配置于该些边中之相邻二边。19.如申请专利范围第13项所述之接脚排列方式,其中该积体电路之封装包括树脂类之材料。20.如申请专利范围第13项所述之接脚排列方式,其中该积体电路之封装包括塑胶类之封装。21.如申请专利范围第13项所述之接脚排列方式,其中该积体电路为一QFP类之封装的积体电路。22.如申请专利范围第13项所述之接脚排列方式,其中该些电压源接脚包括VDD。23.如申请专利范围第13项所述之接脚排列方式,其中该些电压源接脚包括GND。24.如申请专利范围第13项所述之接脚排列方式,其中与该空脚单位两侧相邻之二电压源接脚所连接之二焊垫亦相邻。25.如申请专利范围第13项所述之接脚排列方式,其中与该空脚单位两侧相邻之二电压源接脚系连接至同一焊垫,且该焊垫连接至一电压源滙流排。26.一种改进积体电路静电防护之焊垫及接脚排列方式,该积体电路至少包括:复数个焊垫;复数个电压源滙流排;复数支电压源接脚;以及至少一空脚单位,其中每一空脚单位由至少一空脚所组成,且该积体电路之所有空脚皆包含于所有该空脚单位内,该些焊垫与该些接脚排列方式包括:每一该空脚单位之二侧皆与该些电压源接脚相邻,且该空脚单位中至少一空脚单位二侧相邻之二电压源接脚系连接至同一焊垫,且该焊垫电性连接至该些电压源滙流排之一。27.一种改进积体电路静电防护之焊垫及接脚排列方式,该积体电路至少包括:复数个电压源滙流排;复数支电压源接脚;复数个电压源焊垫,其中每一该些电压源焊垫分别与该些电压源滙流排之一电性藕接;以及至少一空脚单位,其中每一空脚单位由至少一空脚所组成,且该积体电路之所有空脚皆包含于所有该空脚单位内,该些焊垫与该些接脚排列方式包括:至少部份该些电压源焊垫配置于邻近该空脚单位;每一该空脚单位之二侧皆与该些电压源接脚相邻,且邻近至少一电压源焊垫,以利与该空脚单位相邻之该些电压源接脚藕接至该至少一电压源焊垫。图式简单说明:第一图所绘示为习知一种积体电路之接脚与焊垫间的藕接关系示意图。第二图a及第二图b所绘示为习知一种接脚排列方式图。第三图所绘示为依照本发明之一较佳实施例一种接脚排列方式图。第四图所绘示为依照本发明之一较佳实施例积体电路接脚排列方式图。第五图所绘示为依照本发明之一较佳实施例积体电路接脚及焊垫排列方式图。 |
