| 主权项 |
1.一种半导体积体电路装置,系具有通常动作模态及低电压模态,并具备有:内部电源电压供应结点(NI),系被连接于内部电路;降压装置(1.3.11),系将外部电源电压予以降压,而将内部电源电压(int.Vcc)予以供应给前述内部电源电压供应结点;及外部电源电压供应装置(5.9、13.17),系在前述低电压动作模态中,将前述外部电源电压予以供应给前述内部电源电压供应结点。2.如申请专利范围第1项之半导体积体电路装置,其中,前述外部电源电压供应装置(5.9.13.17)系含有:外部电源电压结点(9);电晶体(17),系被连接于前述外部电源电压结点(9)与前述内部电源电压供应结点(NI)之间;及模态切换装置(5),系响应外部控制讯号,并在前述低电压动作模态中将前述电晶体(17)予以切换至导通状态。3.如申请专利范围第2项之半导体积体电路装置,其中,前述模态切换装置(5)系接收列位址闪控讯号和行位址闪控讯号,行位址闪控讯号系藉由检测到列位址闪控讯号已预先被活性化,而将前述电晶体予以做为导通状态。4.如申请专利范围第2项之半导体积体电路装置,其中,前述外部电源电压供应装置(5.13)系被包含于前述降压装置(1.3.11),在前述通常动作模态中,系将前述内部电源电压(int.Vcc)予以供应给前述内部电源电压供应结点(NI)。5.如申请专利范围第2项之半导体积体电路装置,其中,更进而、前述低电压动作模态中系具备有:降压动作控制装置(9.21.25),系使前述降压装置(1.3.11)之动作得以停止。6.如申请专利范围第1项之半导体积体电路装置,其中,更进而具备有可判定前述外部电源电压之大小是否比预定値(Vref2)为较低之位准判定装置,只有在前述位准判定装置(43)中被判定前述外部电源电压之大小比前述预定値为较低之场合时,前述外部电源电压供应装置(9.17)系供应前述外部电源电压至前述内部电源电压供应结点(NI)。7.一种半导体积体电路装置,系形成为一个晶片,并根据两种类不同大小之外部电源电压(ext.Vcc)而动作,并具备有:降压装置(1.3.11.29),系将外部电源电压(ext.Vcc)予以降压,并将内部电源电压(int.Vcc)供应给内部电路(7);及外部电源电压供应装置(17.29),系为从前述两种类之外部电源电压(ext.Vcc)里予以供应低电压之外部电源电压之场合时,将前述外部电源电压(ext.Vcc)予以供应给前述内部电路(7)。8.如申请专利范围第7项之半导体积体电路装置,其中,前述外部电源电压供应装置(17.29)系含有:外部电源电压结点(29);及电晶体(17),系被连接于前述外部电源电压结点与前述前述内部电路(7)之间,并于闸极予以供应外部电源电压判定讯号(/MSL)。9.如申请专利范围第8项之半导体积体电路装置,其中,前述电晶体(17)系P通道MOS电晶体。10.如申请专利范围第8项之半导体积体电路装置,其中,更进而、具备有:降压动作控制装置,系于从前述两种类之外部电源电压(ext.Vcc)里予以供应低电压之外部电源电压之场合时,使前述降压装置(1.3.11.29)之动作得以停止。11.如申请专利范围第7项之半导体积体电路装置,其中,前述外部电源电压供应装置系被包含于前述降压装置(1.3.11.29),系于从前述两种类之外部电源电压里予以供应较高之外部电源电压之场合时,将前述内部电源电压(int.Vcc)予以供应给前述内部电路(7)。12.如申请专利范围第11项之半导体积体电路装置,其中,更进而、具备有:降压动作控制装置(21),系于从前述两种类之外部电源电压(ext.Vcc)里予以供应低电压之外部电源电压之场合时,使前述降压装置(1.3.11.29)之动作得以停止。图式简单说明:第一图系显示有关于本发明之实施形态1之半导体积体电路装置(内部电源电压产生电路)之构成图。第二图系显示有关于本发明之实施形态2之内部电源电压产生电路之构成图。第三图系显示有关于本发明之实施形态3之内部电源电压产生电路之构成图。第四图系显示有关于本发明之实施形态4之含有内部电源电压产生电路之DRAM之构成之方块图。第五图系显示有关于本发明之实施形态4之内部电源电压产生电路之构成图。第六图系显示有关于本发明之实施形态5之内部电源电压产生电路之构成图。第七图系显示有关于本发明之实施形态6之内部电源电压产生电路之构成图。第八图系显示有关于本发明之实施形态7之内部电源电压产生电路之构成图。第九图系显示习知技术之电压降下电路(VDC)之构成图。第十图系显示于第九图所示之VDC之具体的构成之电路图。第十一图系为了说明于第十图所示之VDC之动作之图。 |
