| 主权项 |
1.一种可随机存取的半导体记忆体装置,包括: 输入外部位址信号,产生内部X位址与内部Y位址的 位址产生装置; 跟产生串行位址的串行位址产生装置; 输入前述内部X位址的第1X译码装置,以及跟输入前 述内部Y位址之第1Y译码装置连接的记忆体单位群 所形成的第1记忆体阵列,以及跟前述第1Y译码装置 连接的第1数据总线所构成的1埠第1记忆体构成部 分,以及输入前述内部X位址的第2X译码装置,以及 跟输入前述内部Y位址的第2Y译码装置接续的记忆 体单位群所构成的第2记忆体阵列,以及跟前述第2 译码装置与前述第1数据总线连接的第2数据总线; 跟上述第2记忆体阵列连接的数据暂存器装置,以 及跟前述数据暂存器装置连接,输入前述串行位址 的串行译码装置,以及跟前述串行译码装置连接的 第3数据总线所构成的,至少具有2埠的第2记忆体构 成部分; 互相连接的第1数据总线,以及跟第2数据总线连接, 具有输出入端子的第1输出入装置; 跟第3数据总线连接,至少具有输出入端子的第2输 出入装置;以及 从外部输入控制由上述构成要素所形成之记忆体 的控制信号,具有产生控制记忆体周边电路之内部 控制信号的控制信号产生装置。2.根据申请专利 范围第1项所记载的记忆体装置,选择前述第1记忆 体构成部分的X位址,与选择前述第2记忆体构成部 分的X位址是连续的。3.根据申请专利范围第2项所 记载的记忆体装置,前述记忆体装置具有控制前述 第1记忆体构成部分的外部输入控制信号,以及控 制前述第2记忆体构成部分的外部输入控制信号, 而且这些控制信号是共通的。4.根据申请专利范 围第3项所记载的记忆体装置,输入前述第1Y译码装 置与前述第2Y译码装置的Y位址是共通的。5.根据 申请专利范围第1项所记载的记忆体装置,它具有 连接前述第1X译码装置与前述第2X译码装置的更新 装置。6.根据申请专利范围第5项所记载的记忆体 装置,选择前述第1记忆体构成部分的X位址与选择 前述第2记忆体构成部分的X位址是连续的。7.根据 申请专利范围第6项所记载的记忆体装置,前述记 忆体装置具有控制前述第1记忆体构成部分的外部 输入控制信号与控制前述第2记忆体构成部分的外 部输入控制信号,而且这些控制信号是共通的。8. 根据申请专利范围第7项所记载的记忆体装置,输 入前述第1译码装置与前述第2译码装置的Y位址是 共通的。图式简单说明: 第一图为本发明之基本电路图。 第二图为习知之数位静态相机系统图。 第三图为习知的多埠DRAM之构造与动作图。 第四图为习知的多埠DRAM之构造与动作图。 第五图为习知之数位静态相机系统图。 第六图绘示依据本发明之第2较佳实施例之电路图 。 第七图绘示依据本发明之第3较佳实施例之电路图 。 第八图绘示依据本发明之第4较佳实施例之电路图 。 第九图绘示依据本发明之第5较佳实施例之2组合( bank)式的多埠DRAM区块图。 第十图绘示本发明第5较佳实施例之电路图,其中 第2记忆体部分为2组合方式。 第十一图绘示依据本发明之第6较佳实施例之2组 合(bank)式的多埠DRAM区块图。 第十二图绘示依据本发明之第7较佳实施例之2组 合(bank)式的多埠DRAM区块图。 第十三图绘示依据本发明之第8较佳实施例之2组 合(bank)式的多埠DRAM区块图。 第十四图为本发明之自动更新(auto-refresh)动作图 。 |
