| 主权项 |
1.一种存取记忆体的方法,包含的步骤有:产生第一个讯号复数边界的第一个边界;驱动第一笔数据以回应第一个讯号的第一个边界;驱动第二个讯号成第一种状态;产生该第一个讯号的复数边界之第二个边界;以及锁定第一笔数据以回应第一个讯号及处于第一种状态的第二个讯号之第二个边界。2.如申请专利范围第1项之方法,进一步包含的步骤有:至少选通第一个位址的一部分以回应第一个讯号的复数边界其中之一,并且第一笔数据对应第一个位址。3.如申请专利范围第2项之方法,进一步包含的步骤有:根据第一个位址产生第二个位址以回应第一个讯号的复数边界其中之一,并且第一笔数据对应第二个位址。4.如申请专利范围第1项之方法,进一步包含的步骤有:驱动第二笔数据以回应第一个讯号的第二个边界;至少选通第一个位址的一部分以回应第一个讯号的复数边界其中之一,并且第二笔数据对应第一个位址。5.如申请专利范围第1项之方法,进一步包含的步骤有:驱动第二笔数据以回应第一个讯号的第二个边界;至少选通第一个位址的一部分以回应第一个讯号的复数边界其中之一、对应于第一个位址的第二笔数据;以及并根据第一个位址产生第二个位址以回应第一个讯号的数个边界其中之一,并且第二笔数据对应第二个位址。6.如申请专利范围第1项之方法,进一步包含的步骤有:驱动第二个讯号成第二种状态;以及取消锁定以回应第二个讯号的第二种状态。7.如申请专利范围第1项之方法,进一步包含的步骤有:接收至少一个数据要求,该数据要求并未解决直到锁定相对应的数据为止;在至少一个数据要求解决的时期内驱动第一个讯号至少一个边界;使状态装置改变成第二种状态以回应第一个讯号的至少一个边界;及至少选通位址的一部份以回应第一个讯号及第二种状态的第二个边界。8.如申请专利范围第1项之方法,进一步包含的步骤有:为至少一个数据元件接收一个数据要求;将对应数个周期的脉冲串周期初始化,每数个周期对应数个数据元件其中之一,数个数据元件包含至少一个数据元件及至少一个额外的数据元件;驱动第一个讯号至少一个边界,每个对应于至少一个该数据元件其中之一的第一个讯号至少一个边界的其中之一;放弃该脉冲串周期;以及选通至少位址的一部分以回应第一个讯号的第二个边界及第一个讯号的至少一个边界。9.如申请专利范围第1项之方法,进一步包含的步骤有:以第一种顺序接收数个数据元件的一个要求;接收第一个位址;决定对应于第一个位址的第一个脉冲串顺序是否对应到第一种顺序内数个数据元件;及如果对应于第一个位址的第一个脉冲串顺序并未对应到第一种顺序内数个数据元件时,要修改第一个位址成为第二个位址、对应到第一种顺序内数个数据元件及对应于第二个脉冲串顺序的第二个位址。10.如申请专利范围第9项之方法,其中第二个脉冲串顺序包含至少一个数据元件加上数个数据元件,该方法进一步包含的步骤有:当对应的数据为数个数据元件其中之一时,驱动第四个讯号成第一种状态;以及当对应的数据为该至少一个数据元件其中之一时,驱动第四个讯号成第二种状态。11.如申请专利范围第1项之方法,进一步包含的步骤有:产生第一个讯号的数个边界之第三个边界;驱动第二笔数据以回应第一个讯号的该第一个边界;决定要让记忆体成为第一种型式还是第二种形式;如果记忆体为第一种型式,则驱动第二个讯号的第四个边界,如果记忆体为第二种型式,则驱动第二个讯号成第一种状态;以及如果记忆体为第一种型式,则锁定第二笔数据以回应第二个讯号的第四个边界并且如果记忆体为第二种型式,则锁定第二笔数据以回应第一个讯号的第三个边界及第二个讯号的第一种状态。12.一种存取记忆体的记忆体控制器,该记忆体控制器产生第一个讯号数个边缘的第一个边界来驱动第一笔数据以回应第一个讯号的第一个边界,驱动第二个讯号到第一种状态并产生第一个讯号数个边界的第二个边界来锁定第一笔数据以回应第一个讯号及位于第一种状态的第二个讯号之第二个边界。13.如申请专利范围第12项之记忆体控制器,该记忆体控制器提供至少一部分的位址来对应第一个讯号数个边界其中之一,该第一笔数据对应到第一个位址。14.如申请专利范围第13项之记忆体控制器,该记忆体控制器使记忆体根据第一个位址产生第二个位址以回应第一个讯号数个边界其中之一,第一笔数据对应于第二个位址。15.如申请专利范围第12项之记忆体控制器,该记忆体控制器使记忆体驱动第二笔数据以回应第一个讯号的第二个边界并选通至少第一个位址的一部分以回应第一个讯号数个边界其中之一,第二笔数据对应于第一个位址。16.如申请专利范围第12项之记忆体控制器,该记忆体控制器使记忆体驱动第二笔数据以回应第一个讯号的第二个边界并选通至少第一个位址的一部分以回应第一个讯号数个边界其中之一并根据第一个位址产生第二个位址以回应第一个讯号数个边界其中之一,第二笔数据对应于第二个位址。17.如申请专利范围第12项之记忆体控制器,该记忆体控制器驱动第二个数据到第二种状态来使锁定失效。18.如申请专利范围第12项之记忆体控制器,该记忆体控制器接收至少一个数据要求,该数据要求并未解决直到锁定相对应的数据为止,在至少一个数据要求解决的时期内驱动第一个讯号至少一个边界,并使该记忆体选通位址的一部分以回应第一个讯号的第二个边界及第一个讯号的至少一个边界。19.如申请专利范围第12项之记忆体控制器,该记忆体控制器为至少一个数据元件接收一个数据要求,将对应数个周期的脉冲串周期初始化,每数个周期对应数个数据元件其中之一,数个数据元件包含至少一个数据元件及至少一个额外的数据元件,驱动第一个讯号至少一个边界,每个对应于至少一个该数据元件其中之一的第一个讯号至少一个边界的其中之一,放弃该脉冲串周期,使该记忆体选通至少位址的一部分来对应第一个讯号的第二个边界及回应第一个讯号的至少一个边界。:20.如申请专利范围第12项之记忆体控制器,该记忆体控制器接收第一个位址及第一种顺序内数个数据元件的要求,并决定对应于第一个位址的第一个脉冲串顺序是否对应到第一种顺序内的数个数据元件,如果对应于第一个位址的第一个脉冲串顺序并未对应到第一种顺序内的数个数据元件时,记忆体控制器会修改第一个位址成为第二个位址,而第二个位址则对应到与第一种顺序内数个数据元件相对应的第二个脉冲串顺序。21.如申请专利范围第20项之记忆体控制器,其中第二个脉冲串顺序包含至少一个数据元件加上数个数据元件,当相对应的数据为数个数据元件其中之一时,该记忆体控制器会驱动第四个讯号成第一种状态,并当相对应的数据为至少一个数据元件其中之一时,驱动第四个讯号成第二种状态。22.如申请专利范围第12项之记忆体控制器,该记忆体控制器决定该记忆体是第一种型式还是第二种型式并产生第一个讯号数个边界的第三个边界,该记忆体驱动第二笔数据以回应第一个讯号的第一个边界,如果记忆体为第一种型式,则记忆体控制器会驱动第二个讯号的第四个边界,并锁定第二笔数据以回应第二个讯号的第四个边界;如果记忆体为第二种型式,则记忆体控制器会驱动第二个讯号成第一种状态,并锁定第二笔数据以回应第一个讯号的第三个边界及第二个讯号的第一种状态。23.一种电脑系统,包含有:一个记忆体控制器;与该记忆体控制器相连的处理器;一记忆体,连接成用以接收来自该记忆体控制器的第一个讯号,该记忆体驱动第一笔数据以回应第一个讯号的第一个边界;一锁定器,相连成用以接收来自该记忆体控制器的第一个讯号及第二个讯号,第二个讯号有选择性的开启该锁定器,当锁定器启动时会锁定第一笔数据以回应第一个讯号的第二个边界。24.如申请专利范围第23项之电脑系统,其中记忆体会连接来接收对应到第一个讯号的一个边界位址的至少一部分,该第一笔数据对应到第一个位址。25.如申请专利范围第24项之电脑系统,其中记忆体会根据第一个位址产生第二个位址以回应第一个讯号的一个边界,该第一笔数据对应到第二个位址。26.如申请专利范围第23项之电脑系统,其中记忆体会选通至少第一个位址的一部分以回应第一个讯号的一个边界并驱动第二笔数据以回应第一个讯号的第二个边界,该第二笔数据对应到第一个位址。27.如申请专利范围第26项之电脑系统,其中记忆体根据第一个位址产生第二个位址以回应第一个讯号数个边界其中之一,该第二笔数据对应到第二个位址。28.如申请专利范围第23项之电脑系统,其中记忆体控制器会相连以接收来自处理器至少一个数据要求,至少一个数据要求并未解决直到锁定相对应的数据,该记忆体控制器在至少一个数据要求解决的时期内驱动第一个讯号至少一个边界使该记忆体改变成第二种状态,并选通至少位址的一部分以回应第一个讯号的第二个边界及第一个讯号的至少一个边界其中之一。29.如申请专利范围第23项之电脑系统,其中记忆体控制器会相连以接收至少一个数据元件的一个数据要求,该记忆体控制器发起一个对应数个周期的脉冲串顺序,驱动第一个讯号的至少一个边界,放弃该脉冲串周期,并且该记忆体选通对应到第一个讯号的第二个边界之位址至小一部分并回应第一个位址至少一部分,每个对应到至少一个数据元件其中之一的第一个讯号至少一个边界之其中之一,数个周期中的每一周期对应到数个数据元件其中之一,并且该数个数据元件包含至少一个数据元件和至少一个额外数据元件。30.如申请专利范围第23项之电脑系统,该记忆体控制器会连结以接收第一个位址及第一种顺序内数个数据元件的要求,该记忆体控制器决定对应于第一个位址的第一个脉冲串顺序是否对应到第一种顺序内的数个数据元件,如果对应于第一个位址的第一个脉冲串顺序并未对应到第一种顺序内的数个数据元件时,记忆体控制器会修改第一个位址成为第二个位址,而第二个位址则对应到与第一种顺序内数个数据元件相对应的第二个脉冲串顺序。31.如申请专利范围第30项之电脑系统,其中第二个脉冲串顺序包含至少一个数据元件加上数个数据元件,该处理器会连结来接收来自记忆体控制器的第四个讯号以指示对应的数据是否为数个数据元件其中之一,或是至少一个数据元件其中之一。32.如申请专利范围第23项之电脑系统,其中记忆体控制器决定该记忆体为第一种型式或是第二种型式并产生第一个讯号数个边界的第三个边界,该记忆体驱动第二笔数据以回应第一个讯号的第一个边界,如果记忆体为第一种型式,则记忆体控制器会驱动第二个讯号的第四个边界,并锁定第二笔数据以回应第二个讯号的第四个边界;如果记忆体为第二种型式,则记忆体控制器会驱动第二个讯号到第一种状态,并锁定第二笔数据以回应第一个讯号的第三个边界及第二个讯号的第一种状态。图式简单说明:第一图说明此发明之电脑系统的具体表现。第二图为执行记忆体存取方式之具体表现的流程图。第三图为定时图,说明与本发明学说一致的记忆体存取。第四图a及第四图b说明执行BEDO DRAM脉冲串读取方法的一种具体表现之流程图。第五图为定时图,说明与本发明学说一致的BEDO DRAM脉冲串读取方法。第六图为定时图,说明在执行与本发明学说一致的脉冲串读取之后,在下一个读取周期上准备BEDO DRAM至少选通一部分位址的方法。第七图a及第七图b说明调整脉冲串顺序第一个位址以便让记忆体脉冲串顺序与请求装置的脉冲串顺序同步之方法的具体表现流程图。第八图为定时图,说明与本发明学说一致的EDO DRAM之存取。第九图为定时图,说明与本发明学说一致的快速页次模式DRAM之存取。 |
