Zeitgeber für einen A/D-Wandler

摘要

Zeitgeber (1b) für einen A/D-Wandler, wobei der Zeitgeber ein Anforderungssignal für eine A/D-Wandlung durch den A/D-Wandler erzeugt. Zusätzlich zu dem üblichen Anforderungssignal (20) erzeugt der Zeitgeber (1b) ein weiteres Signal (21), welches vor Ablauf einer Periode (T¶G¶) des Zeitgebers (1b) dazu dient, den A/D-Wandler für niederpriore Anforderungen anderer Anforderungseinrichtungen (1a-1c) zu blockieren und für den Zeitgeber (1b) zu reservieren. Auf diese Weise kann das zu wandelnde Signal des Zeitgebers zu reproduzierbaren, äquidistanten Zeitpunkten abgetastet werden, ohne auf das Ende der letzten Wandlung warten zu müssen.