| 摘要 |
<P>L'invention concerne un circuit codeur BPSK (10) comprenant des moyens (20) pour produire, à partir d'un signal porteur (CK1) et d'un signal binaire à coder (Sin ) fournis en entrée, un signal binaire de sortie (Sout ) présentant des sauts de phase synchrones (PS1, PS2) représentatifs d'un changement de valeur (CVa, CVb) du signal à coder (Sin ), des moyens à retard (11, 12) pour délivrer un signal porteur décalé (SCK1) présentant relativement au signal porteur (CK1) un décalage (DELTAt) inférieur à la demi-période du signal porteur, et des moyens logiques (13, 14) pour combiner de façon logique le signal porteur (CK1) et le signal porteur décalé (SCK1) et délivrer un signal d'échantillonnage binaire (CK2) comportant au moins deux fronts montants ou descendants à chaque période du signal porteur (CK1).</P>
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