半导体积体电路

摘要

本发明乃有关：备有以过激励（Overdrive）方式被驱动之差动放大电路之半导体积体电路者，例如适用于为高积体化，工作电压被低电压化之ＤＲＡＭ（DynamicRandom Accees Memory）而有效之技术者。本发明之目的乃在：即使供给感测放大器（sense amplifier）之电源电压较高时，亦可防止过剩之激励过度（over drive）者。本发明之特征乃在：控制电路（ＴＧ）采用：在感测放大器之激活化定时（activation timing）中，在最初被激活化之第１控制信号（φＳＡ１Ｂ）以电源电压（ＶＤＤ)为工作电源来供给，在接着被激活化之第2控制信号（φＳＡ２Ｂ）则以较前述电源电压为低电平之降压电压（ＶＤＬ）作为其工作电源来供给，等之过激励技术时；作为规定第１控制信号之激活化至第２控制信号之激活化为止之过激励时间之延迟机构（１２）乃采用：以电源电压（ＶＤＤ）为工作电源之反相器，使延迟电路之延迟时间，具有对电源电压之负之依赖性者（图1）。

主权项

1.一种半导体积体电路,其特征为:备有:放大互补信号线之电位差之差动放大电路;及形成供给作为前述差动放大电路之工作电源之第1驱动电压之第1驱动控制信号,同时在第1驱动控制信号被活性化(activation)后,该第1驱动控制信号亦与被非活性化相呼应被活性化,而将较前述第1驱动电压电平为低之第2驱动电压,作为前述差动放大电路之工作电源来供给之第2驱动控制信号加以形成之控制电路等;而前述控制电路亦含有规定第1驱动控制信号被活性化之期间之延迟电路;前述延迟电路则含有将前述第1驱动电压作为工作电源来承接之反相器电路;前述第1驱动控制信号被活性化之期间亦对前述第1驱动电压具有负之依存性(depende-nbcy);等为构成者。2.如申请专利范围第1项所述之半导体积体电路中;前述反相器电路乃为CMOS反相器电路者。3.一种半导体积体电路,其特征为:备有选择端子被结合在字线(word line)之复数个之记忆格(memory cell);及被连接在记忆格之资料输出入端子之互补信号线(complementary signal line);及放大器互补信号线之电位差之差动放大电路(different-ial amplifier circuit);及将从外部所供给之外部电源电压加以降压,以形成前述字线之选择电平以下之降压电压之降压电路;及形成:在前述差动放大电路之活性化定时(activation timing)最初将前述外部电源电压作为工作电源供给至前述差动放大电路之第1驱动控制信号,同时之第1驱动控制信号被活性化后与该第1驱动控制信号被非活性化相呼应被活性化,并将在前述降压电路所生成之降压电压作为差动放大电路之工作电源被供给之第2驱动控制信号之控制电路等;而前述控制电路亦含有规定前述第1驱动控制信号被活性化之期间之延迟电路;前述延迟电路则含有作为工作电源来承接前述外部电源电压之反相器电路,而前述第1驱动控制信号被活性化之期间亦对前述外部电源电压具有负之依存性;等为构成者。4.如申请专利范围第3项所述之半导体积体电路中;前述降压电路乃在电流源与高电阻之串联连接点形成前述降压电压之电路者。5.如申请专利范围第4项所述之半导体积体电路中;前述记忆格乃为动态型之记忆格,而备有:将前述降压电路之输出端子之电压之大致一半之电压,作为前述互补信号线之预充电电压来形成之电路;及将前述互补信号线加以选择性地导通之补偿(equalize)电路;及与前述补偿电路所生互补信号线之导通定时相呼应,对互补信号线供给前述预充电电压之预充电电路;等所成者。6.一种半导体积体电路,其特征为:含有:一对之资料线(data line);及备有一对P沟道型MOS电晶体及一对N沟道型MOS电晶体之CMOS闩锁电路(CMOS latch circui-t),而放大前述一对之资料线之电位差之感测放大器;及承接第1电压之第1端子;及承接较前述第1电压为低之第2电压之第2端子;及在前述一对之P沟道型MOS电晶体被设在共同结合之一对之源极与前述第1端子之间之第1开关MOS电晶体;及被设在前述共同结合之一对源极与前述第2端子之间之第2开关MOS电晶体;及将前述第1及第2开关MOS电晶体控制成:在第1期间前述第1开关MOS电晶体被成为ON状态,在前述第1期间后之第2期间前述第1开关MOS电晶体被成为OFF状态,且前述第2开关MOS电晶体被成为ON状态等之控制电路等;而前述控制电路亦含有规定前述第1期间之延迟电路;前述延迟电路则含有将前述第1电压作为工作电源来承接之反相器电路;等为构成者。7.如申请专利范围第6项所述之半导体积体电路中;前述第1及第2开关MOS电晶体乃被结合成并联形态,而在前述第1期间前述第2开关MOS电晶体乃被成为OFF状态者。8.如申请专利范围第7项所述之半导体积体电路中;前述反相器电路乃为CMOS反相器电路者。9.如申请专利范围第8项所述之半导体积体电路中;前述第1端子乃为外部电源电压者。10.如申请专利范围第9项所述之半导体积体电路中;前述一对之P沟道型MOS电晶体乃具有:承接前述一对之资料线之电位之一对闸极及一对之汲极,而将前述一对之P沟道型MOS电晶体之一方之MOS电晶体之汲极与另一方之闸极互相加以结合所成;前述一对之N沟道型MOS电晶体则具有:被共同结合之一对之源极及承接前述一对之资料线之电位之一对闸极及一对之汲极等;而将前述一对之N沟道型MOS电晶体之一方之MOS电晶体之汲极与另一方之闸极互相加以结合所成者。11.一种半导体积体电路,其特征为:备有放大互补信号线之电位差之差动放大电路;及在前述差动放大电路之高电位侧之传动线路(driveline)供给第1驱动电压之第1开关MOS电晶体;及对前述传动线路供给第1驱动电压之第1开关MOS电晶体;及对前述传动线路供给较前述第1驱动电压为低电平之第2驱动电压之第2开关MOS电晶体;及在前述差动放大电路之活性化期间,最初经由前述第1开关MOS电晶体将第1驱动电压供给传动线路,接着经由第2开关MOS电晶体将第2驱动电压供给传动线路之开关控制信号之发生机构等;而前述第1开关MOS电晶体乃为P沟道型,而其开关控制信号之高电平电位乃为第1驱动电压之电位;前述第2开关MOS电晶体则为N沟道型,而其开关控制信号之高电平电位亦为较第2驱动电压被昇压之电位;等为构成者。12.一种半导体积体电路,其特征为:备有:将从外部所供给之电源电压加以降压以形成降压电路之降压电路;及选择端子被结合在字线之复数个之记忆格;及被连接在前述记忆格之资料输出入端子之互补信号线;及放大互补信号线之电位差之差动放大电路;及对前述差动放大电路之高电位侧之传动线路供给前述电源电压之第1开关MOS电晶体;及对前述传动线路供给前述降压电压之第2开关MOS电晶体;及在前述差动放大电路之活性化期间,最初经由前述第1开关MOS电晶体将电源电压供给传动线路,接着经由第2开关MOS电晶体,将降压电压供给传动线路之开关控制信号之发生机构等;而前述第1开关MOS电晶体乃为P沟道型,且其开关控制信号之高电平电位亦为从前述外部所供给之电源电压之电位,前述第2开关MOS电晶体则为N沟道型,且其开关控制信号之高电平电位则为较前述降压电压被昇压之电位;等为构成者。13.如申请专利范围第12项所述之半导体积体电路中;前述被昇压之电位乃为与较前述降压电压高出等于前述第2开关MOS电晶体之阈値之电压份量之电位相等,或亦较其为高之电位者。14.如申请专利范围第13项所述之半导体积体电路中;备有承接前述降压电压并输出前述被昇压之电位之昇压电路,而前述昇压电路之输出电平乃为字线选择电平者。15.一种半导体积体电路,其特征为:备有:将从外部所供给之电源电压加以降压以形成降压电路之降压电路;及选择端子被结合在字线之复数个之记忆格;及被连接在前述记忆格之资料输出入端子之互补信号线;及放大互补信号线之电位差之差动放大电路;及对前述差动放大电路之高电位侧之传动线路供给前述电源电压之第1开关MOS电晶体;及对前述传动线路供给前述降压电压之第2开关MOS电晶体;及在前述差动放大电路之活性化期间,最初经由前述第1开关MOS电晶体将电源电压供给传动线路,接着经由第2开关MOS电晶体,将降压电压供给传动线路之开关控制信号之发生机构等;及对前述外部所供给之电源电压具有负之极性之负电压之发生电路等;而前述第1开关MOS电晶体乃为P沟道型,且其开关控制信号之高电平电压亦为从前述外部被供给之电源电压之电平,前述第2开关MOS电晶体则为P沟道型,且其开关控制信号之低电平电压则为较前述负电压之电平;等为构成者。16.如申请专利范围第15项所述之半导体积体电路中;前述负电压之发生电路乃为基板偏压之发生电路者。17.一种半导体积体电路,其特征为:备有:将从外部所供给之电源电压加以降压以形成降压电压之降压电路;及形成字线之选择电平之昇压电路;及选择端子被结合在字线之复数个之记忆格;及被连接在前述记忆格之资料输出入端子之互补信号线;及放大互补信号线之电位差之差动放大电路;及对前述差动放大电路之高电位侧之传动线路供给前述降压电压之开关MOS电晶体;及在前述差动放大电路之活性化期间,经由前述开关MOS电晶体;将降压电压供给传动线路之开关控制信号之发生机构等,而前述开关MOS电晶体乃为N沟道型,且其开关控制信号之低电平电位乃为接地电位,高电平电位则为以前述昇压电路所形成之字线选择电平之电位;等为构成者。18.一种半导体积体电路,其特征为:备有:将从外部所供给之电源电压加以降压以形成降压电路之降压电路;及选择端子被结合在字线之复数个之记忆格;及被连接在前述记忆格之资料输出入端子之互补信号线;及放大互补信号线之电位差之差动放大电路;及对前述差动放大电路之高电位侧之传动线路供给降压电压之第2开关MOS电晶体;及在前述差动放大电路之活性化期间,经由开关MOS电晶体将降压电压供给传动线路之开关控制信号之发生机构;及对前述电源电压具有负之极性之基板偏压之发生电路等;而前述开关MOS电晶体乃为P沟道型,且其开关控制信号之低电平电位乃为前述基板偏压,高电平电位则为前述降压电压以上之电位;等为构成者。19.一种半导体积体电路,其特征为:含有:一对之资料线;及备有一对之P沟道型MOS电晶体及一对之N沟道型MOS电晶体之CMOS闩锁电路,而将前述一对之资料线之电位差加以放大之感测放大器(sense amplifier);及承接第1电压之第1端子;及承接较前述第1电压为低之第2电压之第2端子;及被设在前述一对之P沟道型MOS电晶体中被共同结合之一对源极与前述第1端子之间之第1开关MOS电晶体;及被设在前述共同结合之一对之源极与前述第2端子之间之N沟道型之第2开关MOS电晶体;及向前述第1及第2开关MOS电晶体MOS电晶体之闸极输出信号成为:在第1期间前述第1开关MOS电晶体被成为ON状态,在前述第1期间后之第2期间,前述第1开关MOS电晶体被成为OFF状态,且前述第2开关MOS电晶体被成为ON状态等之控制电路等;而在前述第2期间,前述第2开关MOS电晶体之闸极电压乃被成为较前述第2电压为高之电压;等为构成者。20.如申请专利范围第19项所述之半导体积体电路中;前述控制电路乃含有规定前述第1期间之延迟电路,而前述第1期间之变动乃对前述第1电压之变动具有负之依存性者。21.如申请专利范围第20项所述之半导体积体电路中;前述延迟电路乃含有将前述第1电压作为工作电源来接受之反相器电路者。22.如申请专利范围第21项所述之半导体积体电路中;在前述第2期间,前述第2开关MOS电晶体之闸极电压,乃与前述第2电压与前述第2开关MOS电晶体之临限値电压之和之电压相等,或较其为高之电压者。23.如申请专利范围第22项所述之半导体积体电路中;前述第1及第2开关MOS电晶体乃被结合成并联形态,而在前述第1期间前述第2开关MOS电晶体将成为OFF状态者。24.一种半导体积体电路,其特征为:含有:一对之资料线;及复数之字线;及各被结合在前述一对之资料线之一方及前述复数之字线之一个之复数之动态型记忆格;及备有一对之P沟道型MOS电晶体及一对之N沟道型MOS电晶体之CMOS闩锁电路,而放大前述一对之资料线之电位差之感测放大器;及承接第1电压之第1端子;及承接较前述第1电压为低之第2电压之第2端子;及被设在前述一对之P沟道型MOS电晶体中被共同结合之一对源极与前述第1端子之间之第1开关MOS电晶体;及被设在前述被共同结合之一对之源极与前述第2端子之间之N沟道型之第2开关MOS电晶体;及对前述第1及第2开关MOS电晶体之闸极输出信号成为:在第1期间,前述第1开关MOS电晶体被成为ON状态,在前述第1期间后之第2期间,前述第1开关MOS电晶体被成为OFF状态,且前述第2开关MOS电晶体被成为ON状态等之控制电路;及使前述第2电压昇压以输出昇压电压之昇压电路等;而在前述第2期间,前述昇压电压乃被供给前述第2开关MOS电晶体之闸极;等为构成者。25.如申请专利范围第24项所述之半导体积体电路中;前述昇压电压乃被供给选择字线者。26.如申请专利范围第25项所述之半导体积体电路中;前述昇压电压乃被成为与从前述第2电压被昇压等于前述第2开关MOS电晶体之阈値份量之电压相等,或较其高之电压者。27.如申请专利范围第26项所述之半导体积体电路中;前述第1端子乃为外部电源电压端子者。28.如申请专利范围第27项所述之半导体积体电路中;前述控制电路乃含有规定前述第1期间之延迟电路,而前述第1期间之变动乃对前述第1电压之变动具有负之依存性者。29.如申请专利范围第28项所述之半导体积体电路中;前述延迟电路乃含有将前述第1电压作为工作电压来接受之反相器电路者。30.如申请专利范围第29项所述之半导体积体电路中;前述第1及第2开关MOS电晶体乃被结合成并联状态,而在前述第1期间前述第2开关MOS电晶体乃被成为OFF状态者。31.如申请专利范围第30项所述之半导体积体电路中;前述一对之P沟道型MOS电晶体乃具有承接前述一对之资料线之电位之一对闸极及一对汲极,而将前述一对之P沟道型MOS电晶体之一方之MOS电晶体之汲极与他方之闸极互相加以结合所成;前述一对之N沟道型MOS电晶体则具有共同被结合之一对源极及承接前述一之资料线之电位之一对闸极及一对汲极,并将前述一对之N沟道型MOS电晶体之一方之MOS电晶体之汲极与他方之闸极互相加以结合所成;等为构成者。32.一种半导体积体电路,其特征为:含有:一对之资料线;及备有一对之P沟道型MOS电晶体及一对之N沟道型MOS电晶体之CMOS闩锁电路,而将前述之一对资料线之电位差加以放大之感测放大器;及承接对前述一对之资料线之高电平侧之资料线之驱动电压之端子;及在前述一对之P沟道型MOS电晶体中,具有共通被结合之一对之被源极结合之源极及被结合在前述端子之汲极及接受控制信号之闸极等之N沟道型之开关MOS电晶体等;而前述控制信号之高电平电压乃被定为较前述驱动电压为高之电压;等为构成者。33.如申请专利范围第32项所述之半导体积体电路中;前述控制信号之高电平电压乃被定为:与该高电平电压与前述开关MOS电晶体之临限値电压之和之电压相等,或较其为高之电压者。图式简单说明:第一图表示以过激励形式来驱动控制感测放大器所用之一例之电路图。第二图驱动控制第一图所示感测放大器之控制信号之一例之波形图。第三图表示以过激励形式来驱动感测放大器之控制信号之其他生成逻辑之逻辑电路图。第四图表示延迟电路之一例之电路图。第五图对感测放大器之传动线路SDN、SDP供给工作电源所用之一例之电路图。第六图由第五图之电路构成对传动线路SDN、SDP供给工作电源所用之控制信号SAN、SAP1B、SAN2之波形图。第七图对感测放大器之传动线路SDP供给降压电压VDL所用之其他例之电路图。第八图本发明之一例之DRAM之全体性方块图。第九图第八图所示DRAM之记忆垫块、感测放大器区块、以及行开关电路区块之局部电路图。