| 主权项 |
1.一种可程式非重叠时脉产生器,至少包含:一主要时脉信号输入端,用以提供一主要时脉信号;一选择信号输入端,用以提供至少一选择信号;一第一逻辑闸,其具有第一轮入端及第二输入端,其中该第一逻辑闸之第一输入端连接至反相之该主要时脉信号;一第二逻辑闸,其具有第一轮入端及第二输入端,其中该第二逻辑闸之第一输入端连接至该主要时脉信号;多数个第一延迟元件,连接至该第一逻辑闸之输出端;一第一多工器,连接至该多数个第一延迟元件,该第一延迟元件其中之一被该第一多工器选择作为输出端,用以连接至该第二逻辑闸之第二输入端;多数个第二延迟元件,连接至该第二逻辑闸之输出端;一第二多工器,连接至该多数个第二延迟元件,该第二延迟元件其中之一被该第二多工器选择作为输出端,用以连接至该第一逻辑闸之第二输入端;藉此,因而由该第一逻辑闸之输出端产生一第一时脉信号,且由该第二逻辑闸之输出端产生一第二时脉信号,其中该第一时脉信号和该第二时脉信号之逻辑状态不会同时处于主动。2.如申请专利范围第1项之时脉产生器,更包含一第一缓冲器,连接至该第一逻辑闸之输出端。3.如申请专利范围第2项之时脉产生器,更包含一第二缓冲器,连接至该第二逻辑闸之输出端。4.如申请专利范围第1项之时脉产生器,其中上述之第一逻辑闸至少包含一第一反及(NAND)闸。5.如申请专利范围第4项之时脉产生器,其中上述之第二逻辑闸至少包含一第二反及(NAND)闸。6.如申请专利范围第1项之时脉产生器,其中上述每一个第一及第二延迟元件至少包含偶数个反向器。7.一种可程式非重叠时脉产生器,该可程式非重叠时脉产生器具有一主要时脉信号输入端,用以提供一主要时脉信号,一选择信号输入端,用以提供至少一选择信号,一第一逻辑闸,其具有第一输入端及第二轮入端,其中该第一逻辑闸之第一输入端连接至反相之该主要时脉信号,一第二逻辑闸,其具有第一输入端及第二输入端,其中该第二逻辑闸之第一输入端连接至该主要时脉信号,多数个第一延迟元件,连接至该第一逻辑闸之输出端,多数个第二延迟元件,连接至该第二逻辑闸之输出端,其特征为具有:一第一多工器,连接至该多数个第一延迟元件,该第一延迟元件其中之一被该第一多工器选择作为输出端,用以连接至该第二逻辑闸之第二输入端;一第二多工器,连接至该多数个第二延迟元件,该第二延迟元件其中之一被该第二多工器选择作为输出端,用以连接至该第一逻辑闸之第二输入端;藉此,因而由该第一逻辑闸之输出端产生一第一时脉信号,且由该第二逻辑闸之输出端产生一第二时脉信号,其中该第一时脉信号和该第二时脉信号之逻辑状态不会同时处于主动。8.如申请专利范围第7项之时脉产生器,更包含一第一缓冲器,连接至该第一逻辑闸之输出端。9.如申请专利范围第8项之时脉产生器,更包含一第二缓冲器,连接至该第二逻辑闸之输出端。10.如申请专利范围第7项之时脉产生器,其中上述之第一逻辑闸至少包含一第一反及(NAND)闸。11.如申请专利范围第10项之时脉产生器,其中上述之第二逻辑闸至少包含一第二反及(NAND)闸。12.如申请专利范围第7项之时脉产生器,其中上述每一个第一及第二延迟元件至少包含偶数个反向器。图式简单说明:第一图A显示一传统位移暂存电路。第一图B显示第一图A电路之主要信号时序图。第二图A显示一具有杂散电容及杂散电阻之位移暂存电路。第二图B显示第二图A电路之主要信号时序图。第三图A显示一非重叠时脉产生器之电路图。第三图B显示第三图A电路输出信号之时序图。第三图C显示第三图A电路之主要信号时序图。第四图A显示本发明之可程式非重叠时脉产生器。第四图B显示第四图A电路主要信号之时序图。第四图C显示根据本发明其中一实施例之可程式非重叠时脉产生器。第四图D显示根据本发明另一实施例之可程式非重叠时脉产生器。第五图A至第五图D显示第四图C实施例中组成延迟元件之反向器。 |
