| 主权项 |
1.一种半导体积体电路,其特征在于:包括:被形成在半导体基板上之矩形领域,的MOS逻辑电路,沿着作为上述矩形领域之缘边部分的上述矩形的长边被配置的主电源配线,在上述矩形领域内,被配置在与上述主电源配线呈垂直相交之方向上的多个副电源配线,以及分别将上述副电源配线连接到上述主电源配线的多个切换MOS电晶体,在被连接到上述副电源配线的上述MOS逻辑电路处于停止动作的状态下,上述切换MOS电晶体会被设成off状态,而在被连接到上述副电源配线的上述MOS逻辑电路处于可动作的状态下,上述切换MOS电晶体被设成ON状态。2.如申请专利范围第1项之半导体积体电路,上述切换MOS电晶体如为上述主电源配线所覆盖般地被配置。3.如申请专利范围第1项或第2项之半导体积体电路,上述主电源配线包含被供给第1电源电压的第1主电源配线与被供给位准较上述第1电源电压为低之第2电源电压的第2主电源配线,在上述MOS逻辑电路中,一定的MOS逻辑电路包含p通道型MOS电晶体,而被结合到在上述停止动作的状态下被控制成off状态之上述p通道型MOS电晶体之源极的一定的副电源配线,则经由所对应之切换MOS电晶体被连接到上述第1主电源配线。4.如申请专利范围第3项之半导体积体电路,在上述MOS逻辑电路中,一定的MOS逻辑电路包含N通道型MOS电晶体,而被结合到在上述停止动作的状态下被控制成off状态之上述N通道型MOS电晶体之源极的一定的副电源配线,则是经由对应的切换MOS电晶体被连接到上述第2主电源配线。5.一种半导体积体电路,其特征在于:包括:被形成在半导体基板上之矩形领域内的多个MOS逻辑电路,沿着上述矩形领域之X方向的一边被配置的X方向主电源配线,在上述矩形领域内,被配置在Y方向的多个Y方向电源配线,以及分别将上述X方向主电源配线连接到上述Y方向副电源配线的X方向切换电晶体,上述X方向切换MOS电晶体如为上述X方向主电源配线所覆盖般地被配置,当经由上述Y方向副电源配线被供给电源之上述MOS逻辑电路处于停止动作的状态下,上述X方向切换MOS电晶体被设成off状态,而当经由上述Y方向副电源配线被供给电源之上述MOS逻辑电路处于可动作的状态下,上述X方向切换MOS电晶体被设成ON状态。6.一种半导体积体电路,其特征在于:被形成在半导体基板上之矩形领域内的多个MOS逻辑电路,在上述矩形领域内,被配置在X方向的多个X方向副电源配线,在上述领域内被配置在Y方向,而在与上述X方向副电源配线的交差部分被结合之多个Y方向副电源配线,沿着上述矩形领域之X方向的一边被配置的X方向主电源配线,以及将上述Y方向副电源配线连接到上述X方向主电源配线的多个X方向切换MOS电晶体,上述MOS逻辑电路,乃经由上述Y方向副电源配线或是上述X方向副电源配线而被供给,在上述MOS逻辑电路处于停止动作的状态下,上述X方向切换MOS电晶体被设成off状态,而在上述MOS逻辑电路处于可动作的状态下,上述X方向切换MOS电晶体被设成ON状态。7.如申请专利范围第6项之半导体积体电路,更包含沿着上述矩形领域之Y方向的一边被配置的Y方向主电源配线,以及将上述X方向副电源配线连接到上述Y方向主电源配线的多个Y方向切换MOS电晶体,上述Y方向切换MOS电晶体,在上述MOS逻辑电路处于停止动作的状态下会被设成off状态,而在上述MOS逻辑电路处于可动作的状态下会被设成ON状态。8.如申请专利范围第6项之半导体积体电路,上述X方向切换MOS电晶体如为上述X方向主电源配线所覆盖般地被配置。9.如申请专利范围第7项之半导体积体电路,上述X方向切换MOS电晶体系如为上述X方向主电源配线所覆盖般被配置,而上述Y方向切换MOS电晶体系如为上述Y方向主电源配线所覆盖般地被配置。10.如申请专利范围第6项之半导体积体电路,上述X方向主电源配线包含被供给第1电源电压的第1X方向主电源配线与被供给位准较上述第1电源电压为低之电源电压的第2X方向主电源配线,在上述MOS逻辑电路中,一定的MOS逻辑电路包含p通道型MOS电晶体,而与在处于上述停止动作状态下会被控制成off状态之上述p通道型MOS电晶体的源极导通的一定的T方向副电源配线,则经由对应的切换MOS电晶体连接到上述第2X方向主电源配线。11.如申请专利范围第10项之半导体积体电路,上述MOS逻辑电路中,一定的MOS逻辑电路包含N通道型MOS电晶体,而与在处于上述停止动作的状态下被控制成off状态状态之上述N通道型MOS电晶体之源极导通的一定的Y方向副电源配线,则经由对应的切换MOS电晶体被连接到上述第2X方向主电源配线。12.如申请专利范围第7项之半导体积体电路,上述X方向主电源配线包含被供给第1电源电压的第1X方向主电源配线与被供给位准较上述第1电源电压为低之第2电源电压的第2X方向主电源配线,上述MOS逻辑电路分别包含p通道型MOS电晶体,而与在处于上述停止动作的状态下被控制成off状态的上述p通道型MOS电晶体的源极导通的Y方向副电源配线,则经由对应的X方向切换MOS电晶体被连接到上述第1X方向主电源配线,而与被控制成off状态之上述p通道型MOS电晶体的源极导通的X方向副电源配线,则经由对应的Y方向切换MOS电晶体被连接到上述第1Y方向主电源配线。13.如申请专利范围第12项之半导体积体电路,与在处于上述停止动作的状态下被控制成off状态之上述N通道型MOS电晶体的源极导通的Y方向副电源配线,则经由对应的切换MOS电晶体被连接到上述第2X方向主电源配线,而X方向副电源配线,则经由对应的Y方向切换MOS电晶体被连接到上述第2Y方向主电源配线。14.一种半导体积体电路,其特征在于:包括:包含多个字元线被连接到选择端子的记忆格,而被配置成阵列状的多个记忆垫,呈规则地被配置在上述呈阵列状配置之记忆垫之间,而选择性地驱动字元线的字元驱动器,呈规则地被配置在上述呈阵列状配置之记忆垫之间,而将字元线驱动电压供给到上述字元驱动器的多个MOSH逻辑电路,除了与上述多个MOS逻辑电路的电源端子连接外,且被配置在X,Y方向而在交差部具有结合点的X方向副电源配线以及Y方向副电源配线,被配置在上述X方向副电源配线或Y方向副电源配线之至少其中一者之副电源配线之舖设方向的主电源配线,以及将自上述X方向副电源配线与Y方向副电源配线中所选出之多个副电源配线连接到主电源配线的多个切换MOS电晶体,在上述MOS逻辑电路处于待机状态下,上述切换MOS电晶体被设成off状态,而在上述MOS逻辑电路处于可动作状态下,上述切换MOS电晶体被设成ON状态。15.如申请专利范围第14项之半导体积体电路,上述字元驱动器乃根据多个字元驱动器单元,自共同的主字元线接受选择信号,上述MOS逻辑电路,则根据自上述多个字元驱动器之中选择1个的解码信号,将上述副电源配线的字元线驱动位准供给到上述字元驱动器,而上述副电源配线则被形成在与上述主字元线同一个配线层上。16.如申请专利范围第15项之半导体积体电路,将昇压电压供给到上述主电源配线,而在源极被连接到上述副电源配线之上述MOS逻辑电路内部的p通道型MOS电晶体的阱领域,则供给上述昇压电压。17.如申请专利范围第14项之半导体积体电路,上述停止动作状态系对应于晶片非选择状态而被指示。18.如申请专利范围第14项或第15项之半导体积体电路,X方向副电源配线与Y方向副电源配线的上述结合点系被配置在上述记忆垫之上。19.如申请专利范围第14项之半导体积体电路,上述记忆格系动态型记忆格。图式简单说明:第一图系表用于减低在半导体积体电路中之次阀値电流的SCRC的一例的电路图。第二图系将可以使在待机状态下之副电源配线之位准降低情形比较变小之构造附加在第一图之构造中的电路图。第三图系表在接地电压侧之副电源配线与主电源配线之间配置n通道型之开关MOS电晶体的SCRC的一侧的电路图。第四图系表在将成为待机状态下之次阀値电流的减低对象的MOS逻辑电路设成2个CMOS反相器之串联电路时之SCRC的一例的电路图。第五图系表减少在第四图之接地电位侧之副电源配线之数目的SCRC的一例的电路图。第六图系表将主电源配线沿着矩形领域之短边而配置之SCRC的一例的电路图。第七图系表副电源配线配置成网目(mesh)状之SCRC的一例的电路图。第八图系表藉由在配置上的限制而简化第七图之构造的电路图。第九图系表开关MOS电晶体之配置的一例的平面图。第十图系表适用本发明之SCRC之构造之DRAM的整体的方块图。第十一图系表在第十图之DRAM中之记忆体阵列部分之一例的方块图。第十二图系表在第十图之DRAM中之主副字元线构造之一例的逻辑电路图。第十三图系表在第十图之DRAM中之行解码器之一例的方块图。第十四图系表在第十图之DRAM中之上述副字元驱动器部分以及MOS逻辑电路附近之一例的电路图。第十五图系表在第十图之DRAM中之记忆垫之部分的断面图。第十六图系表本发明人先前检讨之SCRC的一例的电路图。 |
