排序统计式固定假警报率侦测器之比较累加阵列结构

摘要

本发明提出一种使用于排序统计式固定假警报率(Order Statistics Constant False Alarm Rate,简称 OS-CFAR)侦测器之比较累加阵列(Compare and Accumulate array，简称CAC阵列)即时处理结构。针对多目标存在彼此干扰的随机环境，OS-CFAR侦测法比一般的资料平均固定假警报率(Cell Average CFAR，简称CA_CFAR)侦测法有较佳的侦测率结果，但OS-CFAR之运算复杂度较高。CAC阵列由多数个CAC处理单元串接而成，可以针对一顺序输入的资料串做即时的OS-CFAR处理，且其硬体结构简单，且规则化(regularity)，所需的记忆体与OS-CFAR处理窗长度平方成正比，但因只用一个位元(bit)，故耗费之记忆体位元数不大，极适合以特殊应用积体电路(Application Specific Integrated Circuit，简称ASIC)来制造，以达到系统处理速度之需求。

主权项

1.一种排序统计式固定假警报率侦测器之比较累加阵列结构,接受一输入资料串,产生一比较输出,该比较累加阵列结构包括复数个比较累加单元,该些比较累加单元包括一串列输入、一串列输出、一资料输入、一累加输入、及一累加输出,该些比较累加单元以串接方式连接,后一级比较累加单元之串列输入接受前一级比较累加单元之串列输出,后一级比较累加单元之累加输入接受前一级比较累加单元之累加输出,第一级比较累加单元之串列输入接受该输入资料串,最后一级比较累加单元之累加输出即该比较输出。2.如申请专利范围第1项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,其中第一级比较累加单元之累加输入接受一零値。3.如申请专利范围第2项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,更包括一乘法器,接受该串列输入及一常数输入,产生一相乘输出。4.如申请专利范围第3项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,更包括一可程式延迟器,接受该乘法器之相乘输出,输出一延迟信号。5.如申请专利范围第4项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该些比较累加单元之资料输入接受该延迟信号。6.如申请专利范围第5项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该些比较累加单元为偶数个。7.如申请专利范围第6项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该可程式延迟器之延迟周期数为该些比较累加单元个数之一半。8.如申请专利范围第7项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,更包括一闩锁器,接受第N级比较累加单元之串列输出,输出一闩锁値,第N+1级比较累加单元之串列输入接受该闩锁器之输出,其中N为该些比较累加单元个数之一半。9.如申请专利范围第8项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,其中该些比较累加单元包括一资料闩锁器、一比较器、一比较暂存器、一加法器、及一累加闩锁器。10.如申请专利范围第9项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该资料闩锁器接受该串列输入,输出该串列输出。11.如申请专利范围第10项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较器接受该资料闩锁器之输出及该资料输入,产生一比较输出。12.如申请专利范围第11项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,当该资料输入小于该资料闩锁器之输出时,该比较输出为0,当该资料输入不小于该资料闩锁器之输出时,该比较输出为1。13.如申请专利范围第12项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存器接受该比较输出,输出一比较暂存値。14.如申请专利范围第13项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存器为一先进先出记忆体。15.如申请专利范围第14项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,第i级之比较累加单元之比较暂存器之储存单元为i个,其中i为一整数,且1≦i≦N,N为该些比较累加单元之个数。16.如申请专利范围第15项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存器之储存单元宽度为一位元。17.如申请专利范围第16项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该累加闩锁器接受该累加输入,输出一累加闩锁値。18.如申请专利范围第17项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该加法器接受该比较暂存値及该累加闩锁値,产生该累加输出。19.一种排序统计式固定假警报率侦测器之比较累加阵列结构,接受一输入资料串,产生一比较输出,该比较累加阵列结构包括:复数个比较累加单元,其数目为偶数个,该些比较累加单元包括一串列输入、一串列输出、一资料输入、一累加输入、及一累加输出,该些比较累加单元以串接方式连接,后一级比较累加单元之串列输入接受前一级比较累加单元之串列输出,后一级比较累加单元之累加输入接受前一级比较累加单元之累加输出,第一级比较累加单元之串列输入接受该输入资料串,最后一级比较累加单元之累加输出即该比较输出;一乘法器,接受该串列输入及一常数输入,产生一相乘输出:一可程式延迟器,接受该相乘输出,输出一延迟信号,送至该些比较累加单元之资料输入;以及一闩锁器,接受第N级比较累加单元之串列输出,输出一闩锁値,第N+1级比较累加单元之串列输入接受该闩锁器之输出,其中N为该些比较累加单元个数之一半。20.如申请专利范围第19项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,其中第一级比较累加单元之累加输入接受一零値。21.如申请专利范围第20项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该可程式延迟器之延迟周期数为该些比较累加单元个数之一半。22.如申请专利范围第21项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,其中该些比较累加单元包括一资料闩锁器、一比较器、一比较暂存器、一加法器、及一累加闩锁器。23.如申请专利范围第22项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该资料闩锁器接受该串列输入,输出该串列输出。24.如申请专利范围第23项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较器接受该资料闩锁器之输出及该资料输入,产生一比较输出。25.如申请专利范围第24项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,当该资料输入小于该资料闩锁器之输出时,该比较输出为0,当该资料输入不小于该资料闩锁器之输出时,该比较输出为1。26.如申请专利范围第25项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存器接受该比较输出,输出一比较暂存値。27.如申请专利范围第26项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存记忆体为一相移记忆体。28.如申请专利范围第27项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,第i级之比较累加单元之比较暂存器之储存单元为i个,其中i为一整数,且1≦i≦N,N为该些比较累加单元之个数。29.如申请专利范围第28项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该比较暂存器之储存单元宽度为一位元。30.如申请专利范围第29项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该累加闩锁器接受该累加输入,输出一累加闩锁値。31.如申请专利范围第30项所述之排序统计式固定假警报率侦测器之比较累加阵列结构,该加法器接受该比较暂存値及该累加闩锁値,产生该累加输出。图式简单说明:第一图是执行OS-CFAR演算法处理的示意方块图。第二图是OS-CFAR演算法处理的序列流程图。第三图是CAC单元之方块图。第四图是CAC阵列的方块图。第五图是三角化的比较暂存器架构图。