| 主权项 |
1.一种叠层模组,由N层(N为2以上的整数)基板堆叠而形成,在各基板上安装有半导体装置,该半导体装置具有依照一外部信号而被选择的晶片选择端子,上下之晶片选择端子彼此连接;其特征为所有该等基板均具有相同配线构造,该等基板具有彼此邻接排列之N个晶片选择电极,将N个该晶片选择电极中的第1晶片选择电极连接至该已安装之半导体装置的晶片选择端子上,将其他晶片选择电极连接至位在该第1晶片选择电极方向上邻接之晶片选择电极之反面侧上的反面侧电极,且该反面侧电极及与之相对的该基板的该晶片选择电极彼此连接。2.如申请专利范围第1项所述之叠层模组,其中该第1晶片选择电极系位在N个该晶片选择电极中最未端的电极。3.如申请专利范围第2项所述之叠层模组,其中该其它晶片选择电极与该反面侧电极系以排列在该基板内面的导线彼此连接。4.如申请专利范围第2项所述之叠层模组,其中该其它晶片选择电极与该反面侧电极系以形成在该基板之该反面侧上的导线彼此连接。5.如申请专利范围第2项所述之叠层模组,其中该反面侧电极及与之相对的该基板的该晶片选择电极系以导电凸块彼此连接。6.如申请专利范围第1项所述之叠层模组,其中该基板包含多个电极,其连接至该半导体装置之该晶片选择端子以外的端子并垂直地穿过该基板,且将该穿过的电极经由个别基板间之导电凸块彼此连接。7.一种叠层模组,由第1与第2基板堆叠而形成,在各基板上安装有半导体装置,该半导体装置具有依照一外部信号而被选择的晶片选择端子,上下之晶片选择端子彼此连接;其特征为该第1与第2基板具有相同配线构造,该第1基板包含彼此邻接排列之多个晶片选择电极,将一晶片选择电极连接至该半导体装置的晶片选择端子上,将另一晶片选择电极穿过该第1基板而达到反面侧并接着经由一导线连接至位在该一晶片选择电极的反面侧上的反面侧电极上,且该反面侧电极及与之相对的该第2基板的该晶片选择电极彼此以导电凸块连接。8.一种基板,用于由N层(N为2以上的整数)基板堆叠而形成的叠层模组,各层基板上安装有半导体装置,该半导体装置具有依照一外部信号而被选择的晶片选择端子;其特征为该基板包含N个(N为2以上的整数)晶片选择电极,将N个该晶片选择电极中的第1晶片选择电极连接至该半导体装置的晶片选择端子,并将其它晶片选择电极连接至位在该第1晶片选择电极方向上邻接之晶片选择电极之反面侧上的反面侧电极。9.如申请专利范围第8项所述之基板,其中该晶片选择电极系位在N个该晶片选择电极中最未端的电极。10.如申请专利范围第8项所述之基板,其中该其它晶片选择电极与该反面侧电极系以排列在该基板内面的导线彼此连接。11.如申请专利范围第8项所述之基板,其中该其它晶片选择电极与该反面侧电极系以形成在该基板之该反面侧上的导线彼此连接。图式简单说明:第一图为显示依照本发明之叠层模组的第1实施例的部份切除立体图。第二图A为显示第一图所显示之叠层模组之上基板的平面图;第二图B为显示下基板的平面图。第三图为第一图中之P部分放大的立体图。第四图为沿着第一图之A-A连线的剖面图。第五图为显示依照本发明之叠层模组的第2实施例的部份剖面图。第六图为显示依照本发明之叠层模组的第3实施例的部份剖面图。第七图为沿着第六图之C-C连线的剖面图。第八图为显示依照本发明之叠层模组的第4实施例的部份切除立体图。第九图为沿着第八图之D-D连线的剖面图。第十图为使用DRAM之记忆体电路的电路图。第十一图为显示习知叠层模组的部份切除立体图。第十二图A为显示第十一图所显示之叠层模组之上基板的平面图;第十二图B为显示下基板的平面图。第十三图为第十一图中之J部分放大的立体图。第十四图为沿着第十一图之G-G连线的剖面图。 |
