| 主权项 |
1.一种具备逻辑之并合记忆体的内建式自我测试电路,其中一半导体记忆体具有复数个记忆单元及一逻辑电路,该内建式测试电路包含:一用于产生一回应一外部时脉信号及一内建式自我测试电路模式指示信号之预设内建式自我测试电路资讯信号之内建式自我测试部分(BIST);及一开关多工器,用于藉接收一逻辑时脉信号及一自该逻辑电路输出之逻辑资讯信号输出一信号至该记忆体,在一正常模式,及藉接收该外部时脉信号及该内建式自我测试资讯信号输出一信号至该记忆体,其中该内建式自我测试部分藉比较写入至该记忆体之资料与自该记忆体输出之资料侦测失效位址。2.如申请专利范围第1项之内建式自我测试电路,其中该内建式自我测试部分包含:一内建式自我测试资讯信号产生器,在该内建式自我测试模式中,用于经由回应该外部时脉信号及该内建式自我测试模式指示信号之开关多工器,以输出输入之资料及一控制信号至该记忆体,及用于储存该输入资料;一位址产生器,当与该内建式自我测试资讯信号产生器通信时,用于输出一待测记忆体之位址至该开关多工器;及一比较器,用于比较经由该内建式自我测试资讯信号产生器所产生之输入资料与自该记忆体读取之输出资料,以产生一指示该记忆体是否失效之故障指示信号。3.如申请专利范围第2项之内建式自我测试电路,其中该内建式自我测试资讯信号产生器包含:一内建式自我测试控制器在内建式自我测试模式中,用于经由对应外部时脉信号及内建式自我测试模式指示信号之开关多工器,输出该输入资料及控制信号至该记忆体;及一资料产生器,用于产生输入资料至比较器。4.如申请专利范围第2项之内建式自我测试电路,其中该位址产生器包含:一阶段计数器,用于指示模式之改变,以写入资料至记忆体或自记忆体读取资料;及一位址计数器,用于藉序列地增加或减少记忆体之位址数目以指示一位址。5.如申请专利范围第2项之内建式自我测试电路,其中该内建式自我测试部分还包含一失效位址指示部分,当记忆体之输入资料及输出资料不同时用于储存该记忆体之位址。6.如申请专利范围第5项之内建式自我测试电路,其中该失效位址指示部分包含:一时脉计数器,用于计数时脉周期之数目直到侦测出记忆体中之失效位元;及一时脉数目暂存器,用于储存由该时脉计数器所计数之时脉周期数目。7.如申请专利范围第2项之内建式自我测试电路,其中该内建式自我测试部分还包含一更新计数器,当与该内建式自我测试资讯信号产生器通信时,用于计数记忆体之更新数目。8.一种用于一具有逻辑之并合记忆体之内建式自我测试方法,其中装设有一具备复数个记忆单元之记忆体及一逻辑电路,该方法包含以下步骤:(a)藉一交插情况测试该记忆体之复数个记忆单元;(b)假如该记忆体确定在步骤(a)中失效,藉一记忆单元对记忆单元测试方法在最小边际情况下测试全部AC参数;(c)假如该记忆体确定在步骤(b)中失效,藉一记忆单元对记忆单元测试方法在最大边际情况下测试全部AC参数;(d)假如该记忆体确定在步骤(c)中失效,在不同强制情况下对每一记忆单元测试所有AC参数;(e)侦测导致步骤(d)中失效之特殊强制情况;及(f)假如失效记忆单元未于步骤(a)中侦测出,决定该记忆体是好的;假如失效记忆单元未于步骤(b)中侦测出,决定在交插情况下该记忆体失效;及假如失效在步骤(c)中侦测出,判定该记忆体是否损坏而不能正常在一读取操作率下操作之程度。图式简单说明:第一图显示一包括二记忆单元及一内建式自我测试(BIST)电路之记忆体;第二图是一显示第一图之内建式自我测试部分之图示;依据本发明,第三图是一说明一使用内建式自我测试之内建式自我测试方法之流程图;第四图是一说明用于第三图测试之交插方法之时序图示及第五图是一说明用于第三图测试之逐记忆单元测试方法之时序图示。 |
