| 主权项 |
1.一种记忆体存取控制装置,耦接至一CPU及一记忆体,该CPU经该记忆体存取控制装置存取该记忆体之资料,该CPU送出一读取要求以读取该记忆体之资料,当该CPU要将一写回资料写回该记忆体时,该CPU于送出该读取要求后经一第一预定时间后,送出一L1写回信号,并于经一第二预定时间后,送出该写回资料,该记忆体存取控制装置包括:一CPU界面电路,耦接至该CPU,用以接受该CPU送出之该读取要求,并根据该读取要求送出一内部读取要求,该CPU界面电路具有一第一运作模式及一第二运作模式,该CPU界面电路于该第一运作模式时,该CPU界面电路接收到该读取要求后,经该第一预定时间后,当未收到该L1写回信号时,送出该内部读取要求,当收到该L1写回信号时,则送出一内部写回要求,该CPU界面电路于该第二运作模式时,该CPU界面电路于接收到该读取要求后,随即送出该内部读取要求,并且在接收到该L1写回信号后,送出一停止信号;一记忆体控制电路,耦接至该CPU界面电路及该记忆体,用以根据该CPU 界面电路送来之该内部读取要求读取该记忆体之一资料,当接收到该停止信号时,则该记忆体控制电路放弃该资料,并将该CPU送出之该写回资料写回该记忆体,当该记忆体控制电路接收到该内部写回要求时,则将该写回资料写回该记忆体;以及一模式切换电路,耦接至该CPU界面电路及该CPU,当接收到该L1写回信号后,将该CPU界面电路切换至该第一运作模式,当该CPU界面电路于该第一运作模式下,于持续接收到一预定数目之未伴随该L1写回信号之该读取要求之后,将该CPU界面电路切换至该第二运作模式。2.如申请专利范围第1项所述之记忆体存取控制装置,其中该记忆体系一同步动态随机存取记忆体(Synchronous Dynamic Random Access Memory,简称SDRAM)。3.如申请专利范围第1项所述之记忆体存取控制装置,其中该CPU界面电路于该记忆体控制电路读取该资料时,方根据该L1写回信号送出对应之该停止信号。4.一种记忆体存取控制方法,适用于一CPU存取一记忆体之控制,该CPU送出一读取要求以读取该记忆体之资料,当该CPU要将一写回资料写回该记忆体时,该CPU于送出该读取要求后经一第一预定时间后,送出一L1写回信号,并于经一第二预定时间后,送出该写回资料,该记忆体控制方法包括下列步骤:提供一第一运作模式及一第二运作模式,于该第一运作模式时,接收到该读取要求后,等待该第一预定时间后才按该读取要求进行一读取动作,于第二运作模式时,接收到该读取要求后,即刻进行该读取动作;当该CPU送出伴随该L1写回信号之该读取要求后,则切换至该第一运作模式,以该第一运作模式处理该CPU此后送出之该读取要求;以及当该CPU持续送出末伴随该L1写回信号之读取要求达一预定数目时,则切换至该第二运作模式,以该第二运作模式处理该CPU此后送出之该读取要求。5.如申请专利范围第4项所述之记忆体存取控制方法,更包括下列步骤:提供一CPU界面电路,耦接至该CPU ,提供该第一运作模式及该第二运作模式之功能;当该CPU界面电路于该第一运作模式时,于接收到该读取要求后,经该第一预定时间后,当未收到该L1写回信号时,送出一内部读取要求,当收到该L1写回信号时,则送出一内部写回要求;以及当该CPU界面电路于该第二运作模式时,于接收到该读取要求后,随即送出该内部读取要求,并且在接收到该L1写回信号后,送出一停止信号。6.如申请专利范围第5项所述之记忆体存取控制方法,更包括下列步骤:提供一记忆体控制电路,耦接至该CP U界面电路及该记忆体;该记忆体控制电路于接收到该内部读取要求后,则根据该内部读取要求由该记忆体读取一资料;当该记忆体控制电路接收到该停止信号时,则放弃该资料,并将该CPU送出之该写回资料写回该记忆体;以及当该记忆体控制电路接收到该内部写回要求时,则将该写回资料写回该记忆体。7.如申请专利范围第6项所述之记忆体存取控制方法,更包括下列步骤:提供一模式切换电路,耦接至该CPU 界面电路及该CPU;该模式切换电路于接收到该L1写回信号后,将该CPU界面电路切换至该第一运作模式;以及当该CPU界面电路于该第一运作模式下,该模式切换电路于持续接收到一预定数目之未伴随该L1写回信号之该读取要求之后,则将该CPU界面电路切换至该第二运作模式。图式简单说明:第一图是本发明之记忆体存取控制装置之方块图。第二图是模式切换电路之动作过程之流程图。第三图A及第三图B是CPU界面电路之第一运作模式及第二运作模式之动作过程之流程图。第四图是记忆体控制电路之动作过程之流程图。第五图A至第十一图C本发明之记忆体存取控制装置之时序图。 |
