| 主权项 |
1.一种半导体记忆装置,包含:一记忆单元阵列,包括配置在行与列矩阵中之多个记忆单元;及一行选择器,用于根据一输入位址讯号选择记忆单元阵列行之一,半导体记忆装置,具有一猝发模式,用于随后地存取记忆单元一行,其中记忆单元阵列包含多个群组,每个包括至少一记忆单元列,及其中半导体记忆装置更包含:一列选择器,用于根据输入位址讯号同时地选择在每个群组中所有列;及至少二个预先充电电路,用于在藉列选择器选择之每个群组中预先充电有关到之位元线。2.如申请专利范围第1项之半导体记忆装置,其中列选择器同时地选择至少二个记忆单元列群组依序地存取,且当开始存取至至少二个群组之较早的一个时,开始预先充电有关至少二个群组之随后一个记忆单元列之位元线。3.如申请专利范围第2项之半导体记忆装置,其中当完成存取至多个群组之第一个时,选择存取多个群组之随后一个。4.如申请导利范围第1项之半导体记忆装置,其中读取每个记忆单元列群组之周期系规定较短于预先充电位元线之周期。5.一种半导体记忆装置,包含:一记忆单元阵列,包括配置在行与列矩阵中之多个记忆单元;及一行选择器,用于根据一输入位址讯号选择记忆单元阵列行之一,半导体记忆装置,具有一猝发模式,用于随后地存取记忆单元一行,其中记忆单元阵列包含多个群组,每个包括至少一记忆单元列,半导体记忆装置更包含:一选择器,用于根据输入位址讯号选择至少二个多个群组;一预先充电电路,用于在藉列选择器选择之至少二个群组中预先充电有关所有列之位元线;及一存取电路,用于存取藉列选择器选择且藉预先充电电路预先充电之至少二个群组,及其中,当存取电路开始存取至至少二个群组之一个时,选择器选择至少二个群组之下一个。6.如申请专利范围第5项之半导体记忆装置,其中存取电路开始存取至至少二个群组之一个,预先充电电路开始预先充电有关至少二个群组之下一个之所有位元线。7.如申请专利范围第5项之半导体记忆装置,其中藉存取电路存取每个记忆单元列群组之周期系规定较短于预先充电有关每个记忆单元列群组位元线之周期。图式简单说明:第一图系根据本发明说明一半导体记忆装置结构之方块图。第二图系说明在第一图显示之半导体记忆装置中一Y解码器/选择器段、一预先充电段与一选择器段细部结构之电路图。第三图系根据本发明说明在一半导体记忆装置之猝发模式中一高速读取操作之定时图。第四图系描述一猝发选择器操作之操作图。第五图系说明具一猝发模式之传统半导体记忆装置结构之方块图。第六图系说明在第五图显示之半导体记忆装置中一Y解码器/选择器段、一预先充电段与一选择器段细部结构之电路图。第七图系说明在第五图显示之半导体记忆装置之猝发模式中一高速读取操作之定时图。第八图系说明具一猝发模式之半导体记忆装置部分之方块图,揭示在日本Laid-open公告案编号61-271683与1-137491等等中。第九图系说明在第八图显示之半导体记忆装置操作之定时图。第十图系说明具一页模式之半导体记忆装置之方块图,揭示在日本Laid-open公告案编号8-63990中。第十一图系说明在第十图显示之半导体记忆装置中一Y解码器/选择器段、一预先充电段与一选择器段细部结构之电路图。第十二图系说明在第十图显示之半导体记忆装置之猝发模式中一高速读取操作之定时图。第十三图系描述有关在第十图显示之半导体记忆装置问题之图式。 |
