| 主权项 |
1.一种制造避免静电放电(ESD)半导体元件之方法,此半导体元件可插至输入端及输入电路来避免输入端产生的静电放电(ESD),其中包括步骤如下:使用第一植入离子植入第一导电型第一杂质离子至半导体元件接合区域形成的第一区域,来形成第一杂质离子层,其中此接合区域可连接至输入端;使用第二植入离子植入第一导电型第二杂质离子至半导体元件接合区域形成的第二区域,来形成在第一杂质离子层之上的第二杂质离子层,其中第二区域包括第一区域;使用第三植入离子植入第二导电型第三杂质离子至基板第一及第二杂质离子层之两侧,来形成第三杂质离子层;以及将此结构退火以形成第一导电型静电放电(ESD)的第一位阱,以及第二导电型静电放电(ESD)的第二位阱,第一位阱可连接第二位阱,其中第一位阱的上边缘可投影至第二位阱。2.如申请专利范围第1项之方法,还包括形成第一及第二位阱高浓度第一导电型的接合区域之步骤。3.如申请专利范围第1项之方法,其中第二区域比平面第二区域的面积还大。4.如申请专利范围第1项之方法,其中第一及第三离子植入可根据基板深度藉由逐步植入第一及第三离子来形成。5.一种制造避免静电放电(ESD)半导体元件之方法,此半导体元件可插至输入端及输入电路来避免输入端产生静电放电(ESD),其中包括步骤如下:使用第一植入离子植入第一导电型第一杂质离子至半导体基板元件接合区域形成的第一区域,来形成第一杂质离子层,其中此接合区域可连接至输入端;使用第二植入离子植入第一导电型第二杂质离子至半导体基板元件接合区域形成的第二区域,来形成在第一杂质离子层之上的第二杂质离子层,其中第二区域与第一区域分隔;将此结构退火以形成第一导电型静电放电(ESD)的第一位阱,以及第二导电型静电放电(ESD)的第二位阱,第二位阱与第一位阱分隔。6.如申请专利范围第5项之方法,还包括形成第一及第二位阱高浓度第一导电型的接合区域之步骤。7.如申请专利范围第5项之方法,其中第一及第二离子植入可根据基板深度藉由逐步植入第一及第二离子来形成。8.一种制造避免静电放电(ESD)半导体元件之方法,此半导体元件可插至输入端及输入电路来避免输入端产生的静电放电(ESD),其中包括步骤如下:提供含第一导电型静电放电(ESD)第一位阱及第二导电型第二位阱之半导电基板,第一位阱可在基板接合选择区域上形成,接合区域可连接至输入端,且连接第二位阱之第一位阱之上边缘可受到保护;植入高浓度第一导电型第一杂质离子至第一及第二位阱以各别形成杂质离子;以及将此结构退火以分别形成第一位阱以及第二位阱的第一及第二接合区域,第一接合区域可连接至第一位阱。9.如申请专利范围第8项之方法,其中杂质离子层之面积比平面第一位阱的面积还大。10.如申请专利范围第8项之方法,其中可藉由成形位阱程序各别形成第一及第二位阱。图式简单说明:第一图系传统抗静电放电(ESD)的保护电路。第二图传统半导体元件抗静电放电(ESD)的保护电路之截面图。第三图系根据第二图深度半导体元件抗静电放电(ESD)之杂质浓度分布外形。第四图A、第四图B及第四图C系根据本发明第一实施例制造半导体元件抗静电放电保护电路之方法。第五图A、第五图B及第五图C系根据本发明第二实施例制造半导体元件抗静电放电保护电路方法之截面图。第五图A、第五图B及第五图C系根据本发明第二实施例制造半导体元件抗静电放电保护电路方法之截面图。第六图A及第六图B及系根据本发明第三实施例制造半导体元件抗静电放电保护电路方法之截面图。 |
