| 主权项 |
1.一种具有自对准源极及对控制闸极对准悬浮闸极之分闸快闪记忆胞结构,该结构至少包含:一半导体基板;一第一介电层,形成于该半导体基板上;一第一复晶导体层形成于该第一介电层之上,用以做为控制闸极;一第二介电层,形成于该半导体基板上并且紧邻该第一介电层,用以做为闸极氧化层;一第三介电层,形成于该第一复晶导体层之侧壁上,用以做为复晶介电层;一间隙壁,形成于该复晶间介电层及该闸极氧化层之上,用以做为悬浮闸极;一源极区,形成于该半导体基板内且部分位于该悬浮之下,且向远离该控制闸极方向延伸至该悬浮闸极以外的区域;及一汲极区,形成该半导体基板内并位于该控制闸极之一侧之下,该一侧系远离该悬浮闸极方向的一侧。2.如申请专利范围第1项之记忆胞结构,其中上述之第一介电层系氧化层,厚度约为14-26nm。3.如申请专利范围第1项之记忆胞结构,其中上述之第一复晶导体层至少包含复晶矽层及金属矽化物层其中之一。4.如申请专利范围第1项之记忆胞结构,其中上述之第二介电层及第三介电层系氧化层,厚度约为7-11nm。5.如申请专利范围第1项之记忆胞结构,其中上述之间隙壁系复晶矽层。6.一种具有自对准源极及对控制闸极自对准悬浮闸极之分闸快闪记忆胞结构的制造方法,该方法至少包含以下步骤:形成一第一氧化层在一半导体晶圆上;形成一第一复晶导体层于该第一氧化层之上;形成一第二氧化层于该第一复晶导体层之上;图案化该第一复晶导体层及该第一氧化层,用以定义为控制闸极;形成一第三氧化层于该半导体基板及该控制闸极的侧壁上;形成第二复晶矽层于上述之包含该控制闸极之半导体基板的所有上述结果的表面上;施以一非等向性蚀刻方法,蚀刻该第二复晶矽层用以在该控制闸极的两侧壁上形成靠近源极区的第一闸隙壁及靠近汲极区的第二间隙壁;以光阻图案定义自对准源极区以曝露出该第二闸隙壁;蚀去该第二间隙壁;形成光阻图案覆盖所有之区域,但曝露出预定之源极区;离子布植该源极区;去除该光阻图案;施以热处理制程以形成源极区;及施以汲极区的离子布植。7.如申请专利范围第6项之方法,其中上述之第一氧化层约厚14-26nm,并且是在800-950℃形成。8.如申请专利范围第6项之方法,其中上述之第一复晶导体层系复晶矽层、金属矽化物层及复晶矽层/金属矽化物层复合层其中之一种,该第一复晶导体层约厚140-260nm。9.如申请专利范围第6项之方法,其中上述之第二氧化层系一TEOS或者HDP氧化层其中之一,厚度约为150-250nm。10.如申请专利范围第6项之方法,其中上述之第三氧化层伙以800-950℃的温度形成,厚度约为7-11nm。11.如申请专利范围第6项之方法,其中上述之第一间隙壁约厚60-150nm。12.如申请专利范围第6项之方法,其中上述之施以热处理制程以形成源极区步骤系以850-950℃退火,用以扩大源极区。13.一种具有自对准源极及对控制闸极自对准悬浮闸极之NOR型分闸快闪记忆体结构的制造方法,该方法至少包含以下步骤:形成复数个长条状隔离区于一半导体基板上以区分出复数个主动区;形成一第一氧化层在该半导体基板上;形成一第一复晶导体层于该第一氧化层之上,该第一复晶导体层上并覆盖以第二氧化层;图案化该第二氧化层、第一复晶导体层及该第一氧化层,用以定义为复数个控制闸极,该复数个控制闸极垂直该复数个隔离区;形成一第三氧化层于该半导体基板及该复数个控制闸极的侧壁上;形成第二复晶矽层于上述之结果的表面上;施以一非等向性蚀刻,蚀刻该第二复晶矽层,用以在每一个控制闸极的侧壁之第三氧化层上形成第一间隙壁及第二间隙壁,其中上述第一间隙壁较靠近预定之源极区,第二间隙壁则远离该预定之源极区;形成复数条光阻条块于上述结果之表面上,以曝露预定之共源极区,及其相邻之部分该第一间隙壁,该预定之每一共源极区系由两相邻之该第一间隙壁所构成:蚀去部分该未罩幕之隔离区内的氧化层,以该复数条光阻条块及该复数个未完全罩幕之第一间隙壁为罩幕;去除该复数条光阻条块;形成一光阻图案于上述之结果的表面上,用以曝露第二间隙壁及位于该隔离区上之部分第一间隙壁以分离悬浮闸极;蚀去未被罩幕之该第二间隙壁及位于该隔离区上之部分第一间隙壁;去除该光阻图案;形成复数条光阻条块于上述结果之表面上以曝露预定之共源极区,及其相邻之该第一间隙壁:蚀去未被罩幕之该隔离区内的其余氧化层以曝露该半导体基板,以该复数条光阻条块及该复数个未完全罩幕之第一间隙壁为罩幕;施以第一离子布植以于共用源极区,以该复数条光阻条块及该复数个未完全罩幕之第一间隙壁为罩幕;除去该复数条光阻条块;施以热处理制程以形成该共用源极区接面;及施以第二离子布植以于汲极区。14.如申请专利范围第13项之方法,其中上述之第一氧化层约厚14-26nm,并且是在800-950℃形成。15.如申请专利范围第13项之方法,其中上述之第一复晶导体层系复晶矽层、金属矽化物层及复晶矽层/金属矽化物层复合层其中之一种,该第一复晶导体层约厚140-260nm。16.如申请专利范围第13项之方法,其中上述之第二氧化层系一TEOS或者HDP氧化层其中之一,厚度约为150-250nm。17.如申请专利范围第13项之方法,其中上述之第三氧化层系以800-950℃的温度形成,厚度约为7-11nm。18.如申请专利范围第13项之方法,其中上述之第一间隙壁约厚60-150nm。19.如申请专利范围第13项之方法,其中上述之每一光阻条块宽度约为300-500nm。20.如申请专利范围第13项之方法,其中上述之蚀去部分未罩幕之隔离区内的氧化层步骤约保留30-60nm厚的氧化层不蚀去。21.如申请专利范围第13项之方法,其中上述之施以热处理制程以形成源极区步骤系以850-950℃退火,用以扩大源极区。22.如申请专利范围第13项之方法,其中上述之共源极离子布植系以n-型导电离子布植,该n-型导电离子系选自磷、砷所组成的族群之一。图式简单说明:第一图显示以传统方法制造之分闸快闪记忆体形成氧化区的横截面图;第二图显示以传统方法形成悬浮闸极之横截面示意图;第三图显示以传统方法形成之分闸快闪记忆体的横截面示意图;第四图A及第四图B分别显示定义控制闸极时因微影之对准误差后分闸快闪记忆体之俯视图及横截面示意图;第五图显示以本发明之方法定义主动区与隔离区的横截面图;第六图A显示以本发明之方法形成控制闸极区的俯视图,第六图B则系沿a-a'线的横截面图;第七图A显示以本发明之方法形成悬浮闸极氧化层及复晶矽间隙壁的俯视图,第七图B则系系沿a-a'线的横截面图;第八图A显示以本发明之方法以光阻图案定义共源极区及蚀刻技术以部分去除共源极区内之隔离区氧化层之俯视图,第八图B则系沿a-a'线的横截面图;第九图A显示以本发明之方法以光阻图案去除预定之汲极区上的间隙壁及隔离区上之复晶矽层以定义记忆胞之大小的俯视图,第九图B则系沿a-a'线的横截面图;第十图A显示以本发明之方法,再次以光阻图案及蚀刻技术以去除共源极区内之隔离区氧化层之俯视图,第十图B则系沿a-a'线的横截面图;及第十一图A显示以本发明之方法,经源极离子布植,退火及汲极离子布植后之分闸快闪记忆体之俯视图,第十一图B则系沿a-a'线的横截面图。第十二图A及第十二图B分别显示本发明之分闸快闪记忆体之资料涂抹及程式化加电压之方法。 |
