| 主权项 |
1.一种三维快闪阵列结构,包括:复数个形成于一基底的记忆胞,每一该些记忆胞包括:(1)一控制闸;(2)一浮置闸,形成于该控制闸之上,且该浮置闸与该控制闸相绝缘;(3)一具有一n+区域与一p-区域之字元线,该字元线形成于该控制闸与该浮置闸之间且与该浮置闸和该控制闸相绝缘,其中该n+区域形成于该浮置闸两侧之该字元线中,以做为虚拟源极/汲极之用,而该p-区域形成于该浮置闸下方之该字元线中,以做为虚拟通道之用;(4)一位元线,形成于该浮置闸之上,且该位元线与该浮置闸相绝缘;以及其中该些记忆胞以一三维方式排列,该三维快闪阵列结构包括由复数个该些记忆胞排成的列与复数个该些记忆胞排成的行,以及复数个该些记忆胞堆叠在该些复数个行与列上方,且该些记忆胞堆叠的方式包括重复堆叠或以共用该控制闸的方式堆叠排列。2.如申请专利范围第1项所述之三维快闪阵列结构,其中该控制闸的长度约大于该p-区域的长度。3.如申请专利范围第1项所述之三维快闪阵列结构,其中对一特定记忆胞进行编程的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;对该特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一足够进行FN穿隧效应之负偏压或接地;对该未特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一第一正偏压;以及对该特定记忆胞之该位元线提供一第二正偏压,而对其他未特定记忆胞之该位元线未施与偏压。4.如申请专利范围第1项所述之三维快闪阵列结构,其中对一特定记忆胞进行抹除的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;对该特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一足够进行FN穿隧效应之正偏压;对该未特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一第一负偏压或接地;以及对该特定记忆胞之该位元线提供一第二负偏压,而对其他未特定记忆胞之该位元线未施与偏压。5.如申请专利范围第1项所述之三维快闪阵列结构,其中对一特定记忆胞进行读取的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;以及对该特定记忆胞之该位元线提供一正偏压,而对其他未特定记忆胞之该位元线未施与偏压。6.一种记忆胞,该记忆胞形成于一基底,包括:一控制闸;一浮置闸,形成于该控制闸之上,且该浮置闸与该控制闸相绝缘;一具有一n+区域与一p-区域之字元线,该字元线形成于该控制闸与该浮置闸之间且与该浮置闸和该控制闸相绝缘,其中该n+区域形成于该浮置闸两侧之该字元线中,以做为虚拟源极/汲极之用,而该p-区域形成于该浮置闸下方之该字元线中,以做为虚拟通道之用;以及一位元线,形成于该浮置闸之上,且该位元线与该浮置闸相绝缘。7.如申请专利范围第6项所述之记忆胞,其中该控制闸的长度约大于该p-区域的长度。8.一种三维快闪阵列结构,包括:复数个条状位元线,形成于一基底上方;复数个块状浮置闸,形成于该些位元线上方,且该些浮置闸与该些位元线相绝缘;复数个条状字元线,其具有一第一掺杂区与一第二掺杂区,其中该些字元线的走向与该些位元线的走向约略垂直且与该些浮置闸相绝缘;复数个条状控制闸,该些控制闸位于该字元线上方,其中该些控制闸的走向与该些位元线的走向约略平行重叠且与该些字元线相绝缘;复数个条状字元线,其具有一第一掺杂区与一第二掺杂区,其中该些字元线的走向与该些控制闸的走向约略垂直且与该些控制闸相绝缘;复数个块状浮置闸,形成于该些字元线之该第二掺杂区上方之该些字元线与该些控制闸交集处,且该些浮置闸与该些字元线相绝缘;以及复数个条状位元线,形成于该些浮置闸之上,其中该些位元线的走向与该些控制闸的走向约略平行重叠且与该些浮置闸相绝缘。9.如申请专利范围第8项所述之三维快闪阵列结构,其中该第一掺杂区包括n+区域,其形成于该浮置闸两侧之该字元线中,以做为虚拟源极/汲极之用,而第二掺杂区包括p-区域,其形成于该浮置闸下方之该字元线中,以做为虚拟通道之用。10.如申请专利范围第8项所述之三维快闪阵列结构,其中该控制闸的长度约大于该第二掺杂区的长度。11.如申请专利范围第8项所述之三维快闪阵列结构,其中两层结构之间的该控制闸可以共用。12.一种三维快闪阵列结构,包括:复数个条状控制闸,该些控制闸位于一基底上方;复数个条状字元线,其具有一第一掺杂区与一第二掺杂区,其中该些字元线的走向与该些控制闸的走向约略垂直且与该些控制闸相绝缘;复数个块状浮置闸,形成于该些字元线之该第二掺杂区上方之该些字元线与该些控制闸交集处,且该些浮置闸与该些字元线相绝缘;以及复数个条状位元线,形成于该些浮置闸之上,其中该些位元线的走向与该些控制闸的走向约略平行重叠且与该些浮置闸相绝缘。13.如申请专利范围第12项所述之三维快闪阵列结构,其中该第一掺杂区包括n+区域,其形成于该浮置闸两侧之该字元线中,以做为虚拟源极/汲极之用,而第二掺杂区包括p-区域,其形成于该浮置闸下方之该字元线中,以做为虚拟通道之用。14.如申请专利范围第12项所述之三维快闪阵列结构,其中该控制闸的长度约大于该第二掺杂区的长度。15.如申请专利范围第12项所述之三维快闪阵列结构,其中对一特定记忆胞进行编程的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;对该特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一足够进行FN穿隧效应之负偏压或接地;对该未特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一第一正偏压;以及对该特定记忆胞之该位元线提供一第二正偏压,而对其他未特定记忆胞之该位元线未施与偏压。16.如申请专利范围第12项所述之三维快闪阵列结构,其中对一特定记忆胞进行抹除的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;对该特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一足够进行FN穿隧效应之正偏压;对该未特定记忆胞之该字元线的该虚拟源极和该虚拟汲极提供一第一负偏压或接地;以及对该特定记忆胞之该位元线提供一第二负偏压,而对其他未特定记忆胞之该位元线未施与偏压。17.如申请专利范围第12项所述之三维快闪阵列结构,其中对一特定记忆胞进行读取的方法包括:对该特定记忆胞之该控制闸未施与偏压,而对其他未特定记忆胞之该控制闸施与一偏压;以及对该特定记忆胞之该位元线提供一正偏压,而对其他未特定记忆胞之该位元线未施与偏压。18.一种三维快闪阵列结构的制造方法,该方法包括:在一基底上形成一氧化层;在该氧化层中形成复数个条状的控制闸,其中该些控制闸依序包括一金属矽化物层与一导电层;在该些控制闸与该第二氧化层表面形成一第一介电层;在该第一介电层上形成复数个条状的字元线,其中该些条状字元线的走向与该些条状控制闸的走向呈垂直;形成一大致与该些字元线表面等高之第二氧化层;在该些字元线与该第二氧化层上形成一遂穿氧化层;在该遂穿氧化层上形成复数个块状的浮置闸,其中该些浮置闸位于该些字元线与该些控制闸的交集处;以该些浮置闸为植入罩幕,进行一离子植入步骤,以在该些字元线中形成复数个第一掺杂区区及复数个第二掺杂区;形成一大致与该些浮置闸表面等高之第三氧化层;在该些浮置闸与该第三氧化层表面形成一第二介电层;在该第二介电层上形成复数个条状的位元线,其中该些位元线依序包括一导电层与一金属矽化物层,且其大致平行于该些控制闸;以及在该第二介电层上形成一完全覆盖该些位元线的平坦化复晶矽间介电层。19.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该些条状控制闸的形成方法更包括下列步骤:在一基底上形成一第一氧化层;在该第一氧化层上依序沉积一金属矽化物层与一导电层;定义该金属矽化物层与该导电层,以形成该些条状控制闸;以及在该第一氧化层上形成一第二氧化层,该第二氧化层的表面与该些条状控制闸的表面约略等高。20.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该些条状控制闸的形成方法更包括下列步骤:在一基底上形成一氧化层;定义该氧化层,以在该氧化层中形成复数个条状开口;以及在该些开口中依序填入一金属矽化物层与一导电层,以形成该些条状控制闸。21.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该基底的材质包括一矽基底。22.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该基底的材质包括一玻璃。23.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该金属矽化物层的材质包括矽化钨。24.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该导电层的材质包括复晶矽。25.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该第一介电层的材质包括氧化物/氮化物/氧化物。26.如申请专利范围第25项所述之三维快闪阵列结构的制造方法,其中该第一介电层包括利用热氧化法形成。27.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该字元线的材质包括复晶矽。28.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该浮置闸的材质包括复晶矽。29.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该位元线的材质包括复晶矽。30.如申请专利范围第18项所述之三维快闪阵列结构的制造方法,其中该第二介电层的材质包括氧化物/氮化物/氧化物。31.如申请专利范围第30项所述之三维快闪阵列结构的制造方法,其中该第二介电层包括利用热氧化法形成。图式简单说明:第一图A至第一图C所绘示的是根据本发明一较佳实施例,一种三维快闪阵列结构的制造流程剖面示意图;第二图所绘示的是依照第一图C之I-I剖面示意图;第三图所绘示的是依照本发明一较佳实施例,一种三维快闪阵列结构的上视图;第四图所绘示的是依照本发明一较佳实施例之记忆胞操作示意图。 |
