| 主权项 |
1.一种半导体积体电路装置,其系具有:被分割形成之复数的副位元线,以及复数的字元线,以及被配置于上述副位元线与字元线之交点之不挥发性记忆体单元,其特征为:上述各各副位元线透过第1与第2选择MISFET,被共通连接于与其对应之主位元线,上述第1选择MISFET之闸极绝缘膜之膜厚比第2选择MISFET之闸极绝缘膜之膜厚薄。2.如申请专利范围第1项所述之半导体积体电路装置,其中上述第1选择MI-SFET构成读出动作用MISFET,其中上述第2选择MISFET构成写入动作用MISFET。3.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述第1选择MISFET系:在写入动作时,不超过其耐压之高电压被施加于上述第1选择MISFET之闸极绝缘膜地,在汲极领域或闸极领域供给规定之偏压电压。4.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述不挥发性记忆体单元具有:控制闸极电极与浮动闸极电极,抹除动作时,在上述控制闸极电极施加正的高电压,并且在上述不挥发性记忆体单元被形成之井领域施加负的高电压,藉由通过上述闸极绝缘膜之隧道效应,由上述井领域对浮动闸极电极注入载子,在写入动作时,在上述控制闸极电极施加负的高电压,在被连接于副位元线之汲极领域,通过上述第2选择MISFET施加正的电压,经由通过上述闸极绝缘膜之隧道效应,由浮动闸极电极对上述井领域放出载子,在上述抹除动作时,在上述第1与第2选择MISFET之闸极电极供给被施加在上述井领域之负的高电压之同时,在被设置于主位元线之栏位选择MISFET被形成之井领域以及闸极电极施加负的中间电压,在上述写入动作时,在上述第1选择MISFET之闸极电极供给电路之接地电位。5.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述不挥发性记忆体单元具有:控制闸极电极与浮动闸极电极,抹除动作时,在上述控制闸极电极施加负的高电压之同时,在上述源极领域被连接之源极线施加正的高电压,藉由通过上述闸极绝缘膜之隧道效应,将上述浮动闸极电极之载子放出于源极领域,在写入动作时,在上述控制闸极电极施加正的高电压,在被连接于副位元线之汲极领域,通过上述第2选择MISFET施加正的电压,在写入记忆体单元流过通道电流,使产生热载子,注入浮动闸极电极之热载子,在上述抹除动作时,在上述第1与第2选择MISFET之闸极电极供给与上述井领域相同之电路之接地电位,在上述写入动作时,在上述第1选择MISFET之闸极电极供给电路之接地电位。6.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述不挥发性记忆体单元具有:控制闸极电极与浮动闸极电极,抹除动作时,在上述控制闸极电极施加负的高电压,在上述不挥发性记忆体单元被形成之井领域施加正的高电压,藉由通过上述闸极绝缘膜之隧道效应,将浮动闸极电极之载子放出于井领域,在写入动作时,在上述控制闸极电极施加正的高电压,在被连接于副位元线之汲极领域,通过上述第2选择MISFET施加正的电压,在写入记忆体单元流过通道电流,使产生热载子,注入浮动闸极电极之热载子,在上述抹除动作时,在上述第1选择MISFET之闸极电极供给正的中间电压,在上述第2选择MISFET之闸极电极供给电路之接地电位,在上述写入动作时,在上述第1选择MISFET之闸极电极供给电路之接地电位。7.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述记忆体阵列系对应上述不同之主位元线设置,藉由被连接于上述复数形成之共通的字元线之复数的副位元线,构成复数的记忆体区块,进行以各记忆体区域为单位之抹除。8.如申请专利范围第7项所述之半导体积体电路装置,其中上述记忆体区块被形成于各别对应之井领域对应于上述各记忆体区块之井领域被形成于比其还深,而且反导电型之井领域内。9.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述副位元线系藉由第1层之金属配线层构成,上述主位元线系藉由在上述副位元线上通过层间绝缘膜在同一方向被延长形成之第2层之金属配线层构成,藉由在上述副位元线之两端部与字元线平行被延长之选择线一体地被形成之闸极电极,以及包夹上述闸极电极在上述副位元线方向形成或之一对之源极、汲极扩散层以形成上述第1与第2选择MISFET之同时,使该汲极领域透过接触孔,第1层金属配线层与通孔连接于主位元线,使其源极领域透过接触孔这接于副位元线,上述不挥发性记忆体单元系藉由:在与上述副位元线正交方向被延长,与控制闸极一体地被形成之字元线,以及在上述控制闸极下透过绝缘膜被形成之浮动闸极,以及在上述副位元线方向包夹上述浮动闸极被形成之一对的源极、汲极领域构成,藉由将邻接于第1字元线之第2字元线所包夹之扩散层当成2个记忆元件之共通源极领域,被连接于源极线,将与上述第2字元线邻接之第3字元线所包夹之扩散层当成2个记忆元件之汲极领域,透过共通之接触孔以连接于上述副位元线。10.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述第1选择MISFET其之闸极绝缘膜系与上述记忆体单元之闸极绝缘膜相同之工程被形成。11.如申请专利范围第1或第2项所述之半导体积体电路装置,其中上述第1选择MISFET系使用将与上述记忆体单元相同制造工程被形成之浮动闸极电极与控制闸极电极电气地连接者。12.如申请专利范围第1或第2项所述之半导体积体电路装置,其中更设置构成微电脑之中央处理装置以及其周边电路者。13.如申请专利范围第12项所述之半导体积体电路装置,其中构成上述中央处理装置之MISFET之闸极绝缘膜之膜厚比上述第2选择MISFET之闸极绝缘膜之膜厚还薄。14.一种半导体积体电路装置,其系具有复数之第1记忆体单元,以及复数之第2记忆体单元,其特征为:上述第1记忆体单元具有:被形成于半导体基板上之闸极绝缘膜,以及被形成于上述闸极绝缘膜上之浮动闸极电极,上述第1记忆体单元系藉由通过上述闸极绝缘膜之隧道效应,将载子于上述浮动闸极电极与半导体基板之间传送,上述第2记忆体单元系具有:第2MISFET以及电气地被连接于上述第2MISFET之源极,汲极之其中一方之电容元件,上述第2MISFET之闸极绝缘膜之膜厚系比上述第1记忆体单元之闸极绝缘膜之膜厚还薄。15.如申请专利范围第14项所述之半导体积体电路装置,其中上述第1记忆体单元系被配置于由被分割形成之复数的副位元线,以及复数的字元线之交点,上述各各之副位元线系透过第1选择MISFET共通地被连接于与其对应之主位元线,上述第1选择MISFET之闸极绝缘膜之膜厚系比第2MISFET之闸极绝缘膜之膜厚还厚。16.如申请专利范围第14项所述之半导体积体电路装置,其中上述第1记忆体单元系被配置于由被分割形成之复数的副位元线,以及复数的字元线之交点,上述各各之副位元线系透过第1与第2选择MISFET共通地被连接于与其对应之主位元线,上述第1选择MISFET之闸极绝缘膜之膜厚系比第2MISFET之闸极绝缘膜之膜厚还薄。17.如申请专利范围第15或第16项所述之半导体积体电路装置,其中上述第1选择MISFET系构成读出动作用MISFET,上述第2选择MISFET系构成写入动作用MISFET。18.一种半导体积体电路装置,其系具有:复数之第1记忆体单元,以及复数之第2记忆体单元,以及构成逻辑电路之逻辑MISFET,其特征为:上述第1记忆体单元系具有:被形成于半导体基板上之闸极绝缘膜,以及被形成于上述闸极绝缘膜基板之浮动闸极电极,上述第1记忆体单元系藉由通过上述闸极绝缘膜之隧道效应,将载子于上述浮动闸极与半导体基板之闸传送,上述第2记忆体单元系具有:第2MISFET以及电气地被连接于上述第2MISFET之源极汲极之其中一方之电容元件,上述第2MISFET之闸极绝缘膜之膜厚系比上述第1记忆体单元之闸极绝缘膜之膜厚还薄,上述逻辑MISFET之闸极绝膜之膜厚比上述第1记忆体单元之闸极绝缘膜之膜厚还薄。19.如申请专利范围第18项所述之半导体积体电路装置,其中上述逻辑MISFET之闸极绝缘膜之膜厚与上述第2MISFET之闸极绝缘膜之膜厚大抵相等地构成。20.如申请专利范围第18或第19项所述之半导体积体电路装置,其中上述第1记忆体单元系被配置于由被分割形成之复数的副位元线,以及复数的字元线之交点,上述各各之副位元线系透过第1选择MISFET共通地被连接于与其对应之主位元线,上述第1选择MISFET之闸极绝缘膜之膜厚系比第2MISFET之闸极绝缘膜之膜厚还厚。21.如申请专利范围第18或第19项所述之半导体积体电路装置,其中上述第1记忆体单元系被配置于由被分割形成之复数的副位元线,以及复数的字元线之交点,上述各各之副位元线系透过第1与第2选择MISFET共通地被连接于与其对应之主位元线,上述第1选择MISFET之闸极绝缘膜之膜厚系比第2MISFET之闸极绝缘膜之膜厚还薄。22.如申请专利范围第20项所述之半导体积体电路装置,其中上述第1选择MISFET系构成读出动作用MISFET,上述第2选择MISFET系构成写入动作用MISFET。23.如申请专利范围第18或第19项所述之半导体积体电路装置,其中上述逻辑电路系构成微电脑之中央处理装置。24.一种半导体积体电路装置,具备:复数条第1位元线;复数条字元线;第1记忆体单元,配置于该第1位元线与字元线之交点,其中该第1位元线的第一条经由第1与第2选择MISFET,共通连接于与其对应的第2位元线,该第1选择MISFET的闸极绝缘膜之膜厚比该第2选择MISFET的闸极绝缘膜之膜厚薄。25.如申请专利范围第24项所述之半导体积体电路装置,其中更包含构成逻辑电路的逻辑MISFET,该逻辑MISFET的闸极绝缘膜之膜厚比该第2选择MISFET的闸极绝缘膜之膜厚薄。26.如申请专利范围第24项或第25项所述之半导体积体电路装置,其中更包含复数个第2记忆体单元,该第2记忆体单元具有MISFET,此MISFET的闸极绝缘膜之膜厚比该第2选择MISFET的闸极绝缘膜之膜厚薄。27.一种半导体积体电路装置,具备:复数个第1记忆体单元;以及复数个第2记忆体单元;其中该第1记忆体单元具有隧穿绝缘膜与浮动闸极电极,该第2记忆体单元具有MISFET以及与该MISFET的源极/汲极之一侧电性连接的电容元件,该MISFET的闸极绝缘膜之膜厚比该第1记忆体单元的隧穿绝缘膜之膜厚薄。28.如申请专利范围第27项所述之半导体积体电路装置,其中更包含构成逻辑电路的逻辑MISFET,该逻辑MISFET的闸极绝缘膜之膜厚比该第1记忆体单元的隧穿绝缘膜之膜厚薄。29.如申请专利范围第27项或第28项所述之半导体积体电路装置,其中该复数第1记忆体单元连接于第1位元线,该第1位元线经由选择MISFET连接于第2位元线,该选择MISFET具有以和该第1记忆体单元相同的制造工程所形成的浮动闸极电极与控制闸极电极。30.如申请专利范围第27项或第28项所述之半导体积体电路装置,其中该复数个第1记忆体单元连接于第1位元线,该第1位元线经由选择MISFET连接于第2位元线,该第2记忆体单元的MISFET的闸极绝缘膜之膜厚比该选择MISFET的闸极绝缘膜之膜厚薄。31.如申请专利范围第28项所述之半导体积体电路装置,其中该逻辑电路为构成微电脑的中央处理装置。图式简单说明:第一图系显示本发明之FEEPROM之一实施例之概略方块图。第二图系显示本发明之FEEPROM之一实施便之记忆体阵列部之电路图。第三图系第二图之实施例之对应1条副位元线之元件构造概略剖面图。第四图系第二图之实施例之对应1个区块之元件型式之平面图。第五图系说明本发明之FEEPROM之抹除动作用之构成图。第六图说明本发明之FEEPROM之写入动作用之构成图。第七图系说明本发明之FEEPROM之其他的抹除动作用之构成图。第八图(A),第二图(B)系说明第二图之FEEPROM之读出动作用之构成图。第九图(A)系显示本发明适用之单晶片微电脑之一实施例之方块图。第九图(B)系显示DRAM之记忆体单元之等价电路图。第九图(C)系显示DRAM之记忆体单元之重要部分之剖面图。第十图(A),第十图(B),第十图(C)系说明被使用于本发明之半导体积体电路装置之主要元件之制造方法用之剖份剖面图。第十一图(A),第十一图(B)系说明被使用于本发明之半导体积体电路装置之主要元件之制造方法用之其他的部份剖面图。第十二图(A),第十二图(B),第十二图(C)系说明被使用于本发明之半导体积体电路装置之主要元件之制造方法用之另外其他的部份剖面图。第十三图(A),第十三图(B),第十三图(C),第十三图(D),第十三图(E)系说明被使用于本发明之半导体积体电路装置之主要元件之制造方法用之剩余的部份剖面图。第十四图系说明被使用于本发明之MOSFET用之概略元件构造剖面图。第十五图(A),第十五图(B)系第四图之制程之重要部分之平面图。 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