| 主权项 |
1.一种高压元件之静电放电保护电路构造,包括:一基底;一高压N井区域,位于该基底上;一高压P井区域,位于该基底上,并连接该高压N井区域;一PMOS电晶体,位于该高压N井区域内,具有一闸极、一汲极、一源极,该闸极与该源极同时接收一高电压,该汲极接收一输入输出端垫电压,且该汲极与该源极皆包括一P+型区域,一P型渐进区域,位于该P+型区域下面外围,以及一P型标移区域,位于该P型渐进区域与该闸极下面之间;一第一隔离区域,位于该高压N井区域内部,并连接到该PMOS电晶体之源极;一N+基座连接区域,位于该高压N井区域内,并连接到该第一隔离区域,且接收该高电压;一第二隔离区域,位于该高压N井区域内,并连接该PMOS电晶体之汲极;一虚拟N+区域,位于该高压N井区域内,并连接该第二隔离区域;一第三隔离区域,位于该高压N井区域内,并连接该虚拟N+区域;一NMOS电晶体,连接该第三隔离区域,具有一闸极、一汲极、一源极,该闸极与该源极位于该高压P井区域,并同时接收一接地电压,该汲极位于该高压N井区域与该高压P井区域交接处,连接该第三隔离区域,并接收该输入输出垫电压,且该汲极与该源极皆包括一N+型区域,一N型渐进区域,位于该N+型区域下面外围,以及一N型标移区域,位于该N型渐进区域与该闸极下面之间;一第四隔离区域,位于该高压P井区域内,连接该NMOS电晶体之源极;以及一P+基座连接区域,位于该高压P井区域内,并连接到该第三隔离区域,且接收该接地电压。2.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该基底为一N型基底。3.如申请专利范围第1项所述之高压元件之静电放电保护电路构造,其中该虚拟N+区域包括一N+型区域以及一N型渐进区域。图式简单说明:第一图绘示习知的高压静电放电保护电路结构图;第二图绘示寄生双载子电晶体特性曲线图形;以及第三图绘示依照本发明一较佳实施例的一种高压静电放电保护电路结构图;以及第四图绘示修正的寄生双载子电晶体特性曲线图形。 |
