| 主权项 |
1.一种半导体装置(100),其系设置于具有初步搀杂(p+)之半导体基材(102)表面(106)上,该装置具有一电连接(101)介于该初步搀杂基材与该基材表面(106)间,该电连结包含至少一由具高导电性材料制成的柱塞(121),该装置具有至少一接地连结(E)设置成待连接至封装体(300)之接地接脚(301),其特征为至少一接地连结(E)配置成使用该电连接(101)连结至接地接脚(301),此处该基材(102)系设置成透过基材(124)之与该表面(102)相对的反侧连结至接地接脚(301),藉此配置成可建立接地连结(E)与接地接脚(301)间之连结。2.如申请专利范围第1项之半导体装置,其特征为该材料系属基材(102)以外之类型。3.如申请专利范围第2项之半导体装置,其特征为该至少一柱塞(121)为金属柱塞。4.如申请专利范围第1项之半导体装置,其特征为该柱塞(121)伸展入基材(102)内部至比其中已经引进及/或既有PN接面更深处。5.如申请专利范围第1项之半导体装置,其特征为各柱塞(121)上端系透过导电材料(123),特别具高导电性材料,特别金属材料连结至接地连结(E)。6.如申请专利范围第1至5项中任一项之半导体装置,其特征为该半导体装置为高频装置。7.如申请专利范围第6项之半导体装置,其特征为该装置为功率装置。8.如申请专利范围第6项之半导体装置,其特征为该装置为双极性电晶体及该接地连结为射极连结。9.如申请专利范围第6项之半导体装置,其特征为该电晶体为MOS电晶体及该接地连结为源极连结。10.一种安装于一封装体(302)之半导体积体电路,该封装体具有连结至半导体电路(306)之复数接脚;及该电路具有复数半导体装置,其特征为该复数半导体装置之至少一者为一半导体装置(100),该一装置具有一电连结,包含至少一由具高导电性材料制成的柱塞(121),该一装置具有至少一接地连结(E)设置成待连接至封装体(300)之接地接脚(301),至少一接地连结(E)配置成使用该电连接(101)连结至接地接脚(301),此处该基材(102)系设置成透过基材(124)之与该表面(102)相对的反侧连结至接地接脚(301),藉此配置成可建立接地连结(E)与接地接脚(301)间之连结。11.如申请专利范围第10项之半导体积体电路,其特征为该材料系属基材(102)以外之类型。12.如申请专利范围第11项之半导体积体电路,其特征为该至少一柱塞(121)为金属柱塞。13.如申请专利范围第10项之半导体积体电路,其特征为该柱塞(121)伸展入基材(102)内部至比其中已经引进及/或既有PN接面更深处。14.如申请专利范围第10项之半导体积体电路,其特征为各柱塞(121)上端系透过导电材料(123),特别具高导电性材料,特别金属材料结至接地连结(E)。15.如申请专利范围第10项之半导体积体电路,其特征为该半导体装置为高频装置。16.如申请专利范围第15项之半导体积体电路,其特征为该装置为功率装置。17.如申请专利范围第15项之半导体积体电路,其特征为该装置为双极性电晶体及该接地连结为射极连结。18.如申请专利范围第15项之半导体积体电路,其特征为该电晶体为MOS电晶体及该接地连结为源极连结。图式简单说明:第一图为半导体电路之部份剖面图,包含一双重多晶矽自行对正双极性电晶体附有根据本发明之接地连结。第二图a-第二图e显示第一图之半导体装置之电连结之制造步骤。第三图显示安装于封装体上之积体电路之透视图,封装体附有根据本发明之半导体电路具有连接至接地接脚之接地连结。 |
