| 主权项 |
1.一种消除记忆体元件区域和逻辑元件区域之间金属物污染之方法,适用于一半导体基底,包括下列步骤:在该半导体基底上形成被一绝缘层隔离之复数个记忆体元件和复数个逻辑元件,其中,各元件之源极/汲极上,各具有一接触插塞;于该绝缘层内且在该等记忆体元件区域和该等逻辑元件区域之间形成一第一沟槽以露出该半导体基底;于该绝缘层之上形成一第一隔离层以覆盖该绝缘层并填满该第一沟槽;于该第一隔离层之上形成一金属层间介电层;于该金属层间介电层内形成内连线沟槽及在该等记忆体元件区域和该等逻辑元件区域之间形成一第二沟槽;于该等内连线沟槽及该第二沟槽内形成一障壁层;于该等内连线沟槽及该第二沟槽内且在该障壁层上形成一金属层;以及于该金属层间介电层之上形成一第二隔离层。2.如申请专利范围第1项所述之方法,其中,该第一隔离层及第二隔离层是以电浆促进化学气相沉积形成一氮化矽层或一碳化矽层。3.如申请专利范围第1项所述之方法,其中,该障壁层是以低压化学气相沉积或电浆促进化学气相沉积成形一厚度约500至1200之氮化钽层。4.如申请专利范围第1项所述之方法,其中,该金属层是为铜层。5.如申请专利范围第1项所述之方法,更包括在形成该金属层之后平坦化该金属层。6.如申请专利范围第1项所述之方法,更包括实施一多重内连导线制程其为在形成该第二隔离层之后,重复施行形成该金属层间介电层之步骤及其以后的步骤。7.一种消除记忆体元件区域和逻辑元件区域之间金属物污染之方法,适用于一半导体基底,包括下列步骤:在该半导体基底上形成被一绝缘层隔离之复数个记忆体元件和复数个逻辑元件,其中,各元件之源极/汲极上,各具有一接触插塞;于该绝缘层内且在该等记忆体元件区域和该等逻辑元件区域之间形成一第一沟槽以露出该半导体基底;于该绝缘层之上形成一第一隔离层以覆盖该绝缘层并填满该第一沟槽;于该第一隔离层之上形成一金属层间介电层;于该金属层间介电层内形成内连线沟槽;于该等内连线沟槽内形成一障壁层;于该等内连线沟槽内且在该障壁层上形成一金属层;于该金属层间介电层内且在该等记忆体元件区域和该等逻辑元件区域之间形成一第二沟槽;以及于该金属层间介电层之上形成一第二隔离层以覆盖该金属层间介电层并填满该第二沟槽。8.如申请专利范围第7项所述之方法,其中,该第一隔离层及第二隔离层是以电浆促进化学气相沉积形成一氮化矽层或一碳化矽层。9.如申请专利范围第7项所述之方法,其中,该障壁层是以低压化学气相沉积或电浆促进化学气相沉积成形一厚度约500至1200之氮化钽层。10.如申请专利范围第7项所述之方法,其中,该金属层是为铜层。11.如申请专利范围第7项所述之方法,更包括在形成该金属层之后平坦化该金属层。12.如申请专利范围第7项所述之方法,更包括实施一多重内连导线制程其为在形成该第二隔离层之后,重复施行形成该金属层间介电层之步骤及其以后的步骤。图式简单说明:第一图为根据习知技术之记忆体之部分区域的剖面图。第二图A至第二图F为根据本发明实施例1之之记忆体的制造流程剖面图。第三图A至第三图E为根据本发明实施例2之记忆体的制造流程剖面图。 |
