| 主权项 |
1.一种增进半导体元件接触窗可靠度之方法,该方法至少包含下列步骤:提供一半导体基材,该半导体基材上已形成复数个元件结构及复数个隔离区域于其上;形成氧化矽层于该复数个元件结构、复数个隔离区域及该半导体基材上;形成一蚀刻中止层于该氧化矽层上;形成一内层介电层于该蚀刻中止层上;形成一光阻图案层于该内层介电层上,用以定义复数个接触窗区域;执行第一蚀刻制程用以开启复数个接触窗口于该内层介电层中,直到暴露出部分该蚀刻中止层;执行第二蚀刻制程用以开启该复数个接触窗穿透该蚀刻中止层,直到暴露出部分该氧化矽层;执行第三蚀刻制程用以开启该复数个接触窗口穿透该氧化矽层,并暴露出部分该半导体基材及该复数个元件结构之部分主动区域:及移除该光阻图案层。2.如申请专利范围第1项所述之方法,其中该复数个隔离区域系为沟渠隔离结构。3.如申请专利范围第1项所述之方法,其中该氧化矽层为未掺杂矽玻璃(undoped silicon glass, USG)。4.如申请专利范围第1项所述之方法,其中该氧化矽层之厚度约为500-1500。5.如申请专利范围第1项所述之方法,其中该蚀刻中止层系为氮化矽层(siliconnitride layer)。6.如申请专利范围第1项所述之方法,其中该蚀刻中止层系为氮氧化矽层(silicon oxynitridelayer)。7.如申请专利范围第1项所述之方法,其中该蚀刻中止层之厚度约为100-700。8.如申请专利范围第1项所述之方法,其中该蚀刻中止层亦可作为扩散阻障层(diffusion barrier)。9.如申请专利范围第1项所述之方法,其中该内层介电层系为硼磷矽玻璃层(BPSG layer)。10.如申请专利范围第1项所述之方法,其中该复数接触窗之深度各不相同。11.如申请专利范围第1项所述之方法,其中该第一蚀刻制程系采用选择反应性离子蚀刻法(selective ReactiveIon Etching, RIE)。12.如申请专利范围第1项所述之方法,其中该第一蚀刻制程系利用C4F8/CO作为蚀刻剂。13.如申请专利范围第1项所述之方法,其中该第一蚀刻制程中该内层介电层对该蚀刻中止层之蚀刻速率比(etch rate ratio)约为200。14.如申请专利范围第1项所述之方法,其中该第二蚀刻制程系采用选择反应性离子蚀刻法(selective Reactive Ion Etching,RIE)。15.如申请专利范围第1项所述之方法,其中该第二蚀刻制程系利用CH3F/O2作为蚀刻剂。16.如申请专利范围第1项所述之方法,其中该第二蚀刻制程中该蚀刻中止层对该氧化矽层之蚀刻速率比(etchrate ratio)约为10-20。17.如申请专利范围第1项所述之方法,其中该第三蚀刻制程系采用选择反应性离子蚀刻法(selective Reactive Ion Etching, RIE)。18.如申请专利范围第1项所述之方法,其中该第三蚀刻制程系利用CHF3作为蚀刻剂。19.如申请专利范围第1项所述之方法,其中该第三蚀刻制程中该氧化矽层对该半导体基材之蚀刻速率比(etch rate ratio)约为150-200。20.一种利用多重步骤蚀刻制程以形成复数个不同深度接触窗于一半导体基材上之方法,该半导体基材上已形成复数个元件结构及复数个隔离区域于其上,该方法至少包含下列步骤:形成未掺杂氧化矽层于该复数个元件结构、复数个隔离区域及该半导体基材上;形成一蚀刻中止层于该未掺杂氧化矽层上;形成一硼磷矽玻璃层(BPSG layer)于该蚀刻中止层上;形成一光阻图案层于该硼磷矽玻璃层上,用以定义复数个接触窗区域;执行第一蚀刻制程蚀刻穿透该硼磷矽玻璃层,直到暴露出部分该蚀刻中止层,用以开启复数个接触窗口于该硼磷矽玻璃层层中;执行第二蚀刻制程蚀刻穿透该蚀刻中止层,直到暴露出部分该未掺杂氧化矽层,用以开启复数个接触窗口于该蚀刻中止层中;执行第三蚀刻制程用以开启该复数个接触窗口穿透该未掺杂氧化矽层,并暴露出部分该半导体基材及该复数个元件结构之部分主动区域:及移除该光阻图案层。21.如申请专利范围第20项所述之方法,其中该未掺杂氧化矽层之厚度约为500-1500。22.如申请专利范围第20项所述之方法,其中该蚀刻中止层系为氮化矽层(silicon nitride layer)。23.如申请专利范围第20项所述之方法,其中该蚀刻中止层系为氮氧化矽层(silicon oxynitride layer)。24.如申请专利范围第20项所述之方法,其中该蚀刻中止层之厚度约为100-700。25.如申请专利范围第20项所述之方法,其中该蚀刻中止层亦可作为扩散阻障层(diffusion barrier)。26.如申请专利范围第20项所述之方法,其中该第一蚀刻制程系利用C4F8/CO作为蚀刻剂。27.如申请专利范围第20项所述之方法,其中该第一蚀刻制程中该硼磷矽玻璃层对该蚀刻中止层之蚀刻速率比(etch rate ratio)约为200。28.如申请专利范围第20项所述之方法,其中该第二蚀刻制程系利用CH3F/O2作为蚀刻剂。29.如申请专利范围第20项所述之方法,其中该第二蚀刻制程中该蚀刻中止层对该氧化矽层之蚀刻速率比(etch rate ratio)约为10-20。30.如申请专利范围第20项所述之方法,其中该第三蚀刻制程系利用CHF3作为蚀刻剂。31.如申请专利范围第20项所述之方法,其中该第一蚀刻制程中该氧化矽层对该半导体基材之蚀刻速率比(etch rate ratio)约为150-200。图式简单说明:第一图为一半导体基材之横截面图用以说明依据习知技术形成一介电层于半导体基材上之步骤;第二图为一半导体基材之横截面图用以说明依据习知技术利用单次蚀刻步骤形成接触窗于半导体基材上之步骤;第三图为一半导体基材之横截面图用以说明依据本发明之较佳实施例形成蚀刻中止层于半导体基材之氧化矽层上之步骤;第四图为一半导体基材之横截面图用以说明依据本发明之较佳实施例形成隔离介电层于半导体基材之蚀刻中止层上之步骤;第五图为一半导体基材之横截面图用以说明依据本发明之较佳实施例执行第一蚀刻步骤,用以形成复数个接触窗口,并暴露出半导体基材之部分蚀刻中止层;第六图为一半导体基材之横截面图用以说明依据本发明之较佳实施例执行第二蚀刻步骤,用以形成复数个接触窗穿透该蚀刻中止层;及第七图为一半导体基材之横截面图用以说明依据本发明之较佳实施例执行第三蚀刻步骤,用以形成复数个接触窗于半导体基材上。 |
