| 主权项 |
1.一种具有发挥最大效能之内连线的积体电路,包含有:复数个沉积层,其包含有至少一电路层以及至少一介电层,该电路层内包含有至少一变形内连接器。2.如申请专利范围第1项所述的积体电路,其中该变形内连接器包含有一内连线以及一内连接井,该内连线系覆盖住该内连接井。3.如申请专利范围第2项所述的积体电路,其中该内连接井系位于至少一沉积层中,且该沉积层系相邻于设有该内连线之沉积层。4.如申请专利范围第2项所述的积体电路,其中该内连接井系沿着该内连线之一定部分设置,而不沿着该内连线之其他部分设置。5.一种应用于一多层堆叠之积体电路中且具有低电阻値之变形内连接器,包含有:一内连线系设于该多层堆叠之积体电路之一第一电路层中,该内连线包含有一导电材料,且于该积体电路中具有一深度;以及一内连接井系被该内连线覆盖,且于该积体电路中具有一深度,该深度系超过该内连线之深度,该内连接井系与该多层堆叠之积体电路之其他导电材料隔绝开。6.如申请专利范围第5项所述的内连接器,其中该内连接井系设置于该内连线以及一第二电路层底面之间,该第二电路层系由绝缘材料所构成且被该内连线覆盖,其中该内连线与该第二电路层之间的材料也为一绝缘材料。7.如申请专利范围第5项所述的内连接器,其中该内连接井之深度系延伸至少一与该第一电路层相邻之复数个沉积层中。8.如申请专利范围第5项所述的内连接器,其中该第二电路层系为最接近该第一电路层之电路层。9.如申请专利范围第5项所述的内连接器,其中该多层堆叠之积体电路中的内连接井与其他导电材料隔绝开,系提供一最小电容作用。10.如申请专利范围第5项所述的内连接器,其中该内连接井包含有一导电材料,系与该内连线之导电材料相同。11.如申请专利范围第5项所述的内连接器,其中该内连接井可以设置于该内连线上方或下方。12.如申请专利范围第5项所述的内连接器,其中该内连接井之底面系位于该复数个相邻之沉积层之底面上。13.一种降低一多层堆叠之积体电路之内连线的电阻値的方法,步骤包含有:确认一内连接井之位置,其中该内连线设置于该多层堆叠之积体电路之第一电路层中,该多层堆叠之积体电路之第二电路层的绝缘材料设置于该内连线下方,以及一绝缘材料设置于该内连线与该第二电路层之间;以及于该多层堆叠之积体电路中制作该内连接井,该多层堆叠之积体电路,使该内连线覆盖该内连接井。14.如申请专利范围第13项所述的方法,其中制作该内连接井的方法包含有:于该多层堆叠之积体电路中形成该第二电路层;于该多层堆叠之积体电路之第一电路层与第二电路层之间形一中间层;于该第二电路层与该中间层中形成一用来制作该内连接井之渠沟;于该渠沟沟内填满一导电材料;于该多层堆叠之积体电路之第二电路层上形成该第一电路层;以及于该第一电路层上形成该一内内连线,并使该内连线覆盖住该内连接井。15.如申请专利范围第13项所述的方法,其中该内连接井包含有一底面,系设于该第二电路层之一底面上。16.如申请专利范围第14项所述的方法,其中该内连接井系与一通道同时制作。17.如申请专利范围第14项所述的方法,其中该第一电路层与该第二电路层系由一介电材料层隔离,且该内连接井以及一通道系形成于该介电材料层中。18.如申请专利范围第14项所述的方法,其中该内连接井之剖面近似一长斜方形。19.如申请专利范围第14项所述的方法,其中该用来制作该内连接井之渠沟系与一用来制作该内连线之渠沟同时制作。20.如申请专利范围第14项所述的方法,其中该内连接井与该第一电路层以及该第二电路层中的导电体具有足够的绝缘性,使彼此之间产生一最小之电容作用。图式简单说明:第一图A系显示习知多层堆叠之积体电路的上视图。第一图B系沿第一图A之切线A-A、B-B、C-C显示多层堆叠之积体电路的剖面示意图。第二图A系显示本发明多层堆叠之积体电路包含有一内连接井的上视图。第二图B系沿第二图A之切线D-D、E-E、F-F、H-H显示多层堆叠之积体电路的剖面示意图。第三图系显示本发明制作用来降低电阻値与延迟之内连线的步骤流程图。 |
