非挥发性半导体记忆体

摘要

本发明之课题系即使使一个记忆胞记忆多数位元的资料时也抑制关于资料保持的可靠性降低。本发明之特征在于：具备记忆胞阵列：矩阵状地配置包含选择电晶体及与此选择电晶体结合，分别在闸绝缘膜中有电荷捕捉电路的多数记忆胞的记忆胞串(string)；及，偏压电路12：选择电晶体为非选择时，供应预定电位给与此非选择的选择电晶体结合的记忆胞之闸极者。

主权项

1.一种半导体记忆体装置,其特征在于:具备记忆胞阵列:矩阵状地配置包含选择电晶体和与此选择电晶体结合,分别有电荷储存层的至少一个胞电晶体的记忆胞串;及,电位供应电路:至少于读出时,前述选择电晶体为非选择时,供应和接地电位不同的电位给与此非选择的选择电晶体结合的前述记忆胞串内的前述记忆胞之闸极者。2.如申请专利范围第1项之半导体记忆体装置,其中更具备锁定电路:锁定由前述胞电晶体所读出的资料,将由前述胞电晶体所读出的资料锁定于前述锁定电路后,使与读出前述资料的胞电晶体结合的前述选择电晶体成为非选择。3.如申请专利范围第1项之半导体记忆体装置,其中更具备开关电路:以为了选择前述选择电晶体的信号及与为了选择前述选择电晶体的信号之任一信号对应的信号控制,前述选择电晶体为非选择时,使前述开关电路接通,通过此接通的开关电路供应和前述接地电位不同的电位给前述胞电晶体之闸极。4.如申请专利范围第1项之半导体记忆体装置,其中前述半导体记忆体在于备用状态时,供应和前述接地电位不同的电位给前述胞电晶体之闸极。5.如申请专利范围第1项之半导体记忆体装置,其中和前述接地电位不同的电位系位于设定于前述胞电晶体的最大临界电压和最小临界电压中间的电位。6.如申请专利范围第1项之半导体记忆体装置,其中在前述胞电晶体系藉由改变临界电压,而记忆多数位元之资料。7.一种半导体记忆体装置,其特征在于:具备记忆胞阵列:矩阵状地配置分别有电荷储存层的胞电晶体;及,电位供应电路:读出时或写入时,前述记忆胞阵列为非选择时,供应和接地电位不同的电位给此非选择的记忆胞阵列中的前述胞电晶体之闸极者。8.如申请专利范围第7项之半导体记忆体装置,其中更具备锁定电路:锁定由前述胞电晶体所读出的资料,将由记忆胞所读出的资料锁定于前述锁定电路后,使读出前述资料的前述胞电晶体成为非选择,供应和前述接地电位不同的电位给前述非选择的胞电晶体之闸极。9.如申请专利范围第7项之半导体记忆体装置,其中前述半导体记忆体在于备用状态时,供应和前述接地电位不同的电位给前述胞电晶体之闸极。10.如申请专利范围第7项之半导体记忆体装置,其中和前述接地电位不同的电位系位于设定于前述胞电晶体的最大临界电压和最小临界电压中间的电位。11.如申请专利范围第7项之半导体记忆体装置,其中前述胞电晶体系藉由改变临界电压,而记忆多数位元之资料。12.如申请专利范围第1项之半导体记忆体装置,其中与前述接地电位相异之电位系具有较前述接地电位为高之正値之电位。13.如申请专利范围第12项之半导体记忆体装置,其中前述胞电晶体系藉由改变临界电压,而记忆多数位元之资料。14.如申请专利范围第12项之半导体记忆体装置,其中更包含传达与前述接地电位相异电位之开关电路,该开关电路系连接于前述胞电晶体与前述电位供给电路间。15.如申请专利范围第7项之半导体记忆体装置,其中与前述接地电位相异之电位系具有较前述接地电位为高之正値之电位。16.如申请专利范围第15项之半导体记忆体装置,其中前述胞电晶体系藉由改变临界电压,而记忆多数位元之资料。17.如申请专利范围第15项之半导体记忆体装置,其中更包含传达与前述接地电位相异电位之开关电路,该开关电路系连接于前述胞电晶体与前述电位供给电路间。18.如申请专利范围第7项之半导体记忆体装置,其中更包含多数之其他记忆胞阵列:矩阵状地配置分别有电荷储存层的胞电晶体;及选择器,其中该选择器系选择配置于前述记忆胞阵列,及前述其他记忆胞阵列中至少一者之至少一个前述胞电晶体。19.如申请专利范围第18项之半导体记忆体装置,其中与前述接地电位相异之电位系具有较前述接地电位为高之正値之电位。20.如申请专利范围第19项之半导体记忆体装置,其中前述胞电晶体系藉由改变临界电压,而记忆多数位元之资料。图式简单说明:第一图为显示关于本发明第一实施形态的非挥发性半导体记忆体具备的行解码器一部分的电路图。第二图(A)-第二图(D)为分别显示偏压电路的电路例的电路图。第三图为显示关于本发明第一实施形态变形例的非挥发性半导体记忆体的结构图。第四图为显示关于本发明一实施形态变形例的非挥发性半导体记忆体具备的电路部一电路例的电路图。第五图为显示反或型快闪记忆体之记忆胞阵列之图。第六图为显示关于本发明第二实施形态的非挥发性半导体记忆体具备的记忆胞阵及其附近的电路图。第七图为显示关于本发明第二实施形态的非挥发性半导体记忆体具备的电路部一电路例的电路图。第八图为显示行解码盖一电路例的电路图。第九图为显示行解码器其他电路例的电路图。第十图为显示行解码器另外不同电路例的电路图第十一图为显示关于本发明第三实施形态的非挥发性半导体记忆体主要部分定时的定时波形图。第十二图(A)-第十二图(D)为分别显示记忆胞串他例的等效电路图。第十三图为显示反及型记忆胞串的等效电路图。第十四图为显示反及塑快闪EEFROM的记忆胞阵列的结构图。第十五图为显示记忆胞临界电压和选择字元线电位之关系之图。