| 主权项 |
2.一种非挥发性半导体记忆装置,其特征为包含有:半导体基板;复数个元件形成区域,在该半导体基板上由元件隔离绝缘膜所区分而成;浮动闸,在前述各元件形成区域上介以第一闸极绝缘膜而于每一元件形成区域被隔离形成;第二闸极绝缘膜,形成于该浮动闸上,且沿着形成于前述元件隔离绝缘膜之表面上的凹部而在复数个元件形成区域上跨接连续形成;控制闸,介以该第二闸极绝缘膜而形成于前述浮动闸上;以及源、汲极扩散层,自对准地形成于该控制闸上。3.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中前述第二闸极绝缘膜,系为矽氧化膜/矽氮化膜/矽氧化膜之积层膜。4.一种非挥发性半导体记忆装置之制造方法,其特征为包含有:在半导体基板上形成用以区分元件形成区域之元件隔离绝缘膜的步骤;在前述半导体基板上介以第一闸极绝缘膜而堆积第一闸极材料膜与第二闸极绝缘膜的步骤;蚀刻前述第二闸极绝缘膜及其下方之第一闸极材料膜,以形成在前述元件隔离绝缘膜上将前述第一闸极材料膜予以隔离之槽口的步骤;在前述第一闸极材料膜之侧面形成绝缘膜之后,堆积第二闸极材料膜的步骤;依序蚀刻前述第二闸极材料膜、第二闸极绝缘膜、第一闸极材料膜,以形成由前述第一闸极材料膜所构成的浮动闸与由前述第二闸极材料膜所构成的控制闸之图案的步骤;以及在前述控制闸上形成自对准之源、汲极扩散层的步骤。5.一种非挥发性半导体记忆装置之制造方法,其特征为包含有:在半导体基板上形成用以区分元件形成区域之元件隔离绝缘膜的步骤;在前述半导体基板上介以第一闸极绝缘膜而堆积第一闸极材料膜与第二闸极绝缘膜的步骤;蚀刻前述第二闸极绝缘膜及其下方之第一闸极材料膜,以形成在前述元件隔离绝缘膜上将前述第一闸极材料膜予以隔离之槽口的步骤;依序堆积第三闸极绝缘膜及第二闸极材料膜的步骤;依序蚀刻前述第二闸极材料膜、第三及第二闸极绝缘膜、第一闸极材料膜,以形成由前述第一闸极材料膜所构成的浮动闸与由前述第二闸极材料膜所构成的控制闸之图案哟步骤;以及在前述控制闸上形成自对准之源、汲极扩散层的步骤。6.一种非挥发性半导体记忆装置之制造方法,其特征为包含有:在半导体基板上形成用以区分元件形成区域之元件隔离绝缘膜的步骤;在前述半导体基板上介以第一闸极绝缘膜而堆积第一闸极材料膜的步骤;蚀刻前述第一闸极材料膜以形成在前述元件隔离绝缘膜上隔离前述第一闸极材料膜之第一槽口的步骤;在前述第一闸极材料膜及元件隔离绝缘膜上堆积第二闸极绝缘膜的步骤;蚀刻重叠于前述第二闸极绝缘膜之前述第一槽口上的部分,以形成在前述元件隔离绝缘膜上隔离前述第二闸极绝缘膜之第二槽口的步骤;用以堆积第二闸极材料膜的步骤;依序蚀刻前述第二闸极材料膜、第二闸极绝缘膜、第一闸极材料膜,以形成由前述第一闸极材料膜所构成的浮动闸与由前述第二闸极材料膜所构成的控制闸之图案的步骤;以及在前述控制闸上形成自对准之源、汲极扩散层的步骤。7.一种非挥发性半导体记忆装置之制造方法,其特征为包含有:在半导体基板上形成用以区分元件形成区域之元件隔离绝缘膜的步骤;在前述半导体基板上介以第一闸极绝缘膜而堆积第一闸极材料膜的步骤;蚀刻前述第一闸极材料膜以形成在前述元件隔离绝缘膜上隔离前述第一闸极材料膜之槽口的步骤;蚀刻露出于前述槽口之前述元件隔离绝缘膜的表面以形成凹部的步骤;在前述第一闸极材料膜及元件隔离绝缘膜上介以第一闸极绝缘膜而堆积第二闸极材料膜的步骤;依序蚀刻前述第二闸极材料膜、第二闸极绝缘膜、第一闸极材料膜,以形成由前述第一闸极材料膜所构成的浮动闸与由前述第二闸极材料膜所构成的控制闸之图案的步骤,以及在前述控制闸上形成自对准之源、汲极扩散层的步骤。8.如申请专利范围第4至7项中任一项之非挥发性半导体记忆装置之制造方法,其中前述第二闸极绝缘膜,系为矽氧化膜/矽氮化膜/矽氧化膜之积层膜。9.如申请专利范围第4至7项中任一项之非挥发性半导体记忆装置之制造方法,其中前述第一闸极材料膜,系由形成前述元件隔离绝缘膜之前所堆积的第一导电膜、与形成前述元件隔离绝缘膜之后所堆积的第二导电膜之积层膜所构成。10.如申请专利范围第4至7项中任一项之非挥发性半导体记忆装置之制造方法,其中前述元件隔离绝缘膜,系埋设于前述半导体基板上所形成的沟内。图式简单说明:图1系本发明实施形态1之EEPROM之记忆单元阵列的布局图。图2(a)、(b)系图1之A-A'及B-B'的剖面图。图3(a)、(b)系同实施形态1之制程剖面图。图4(a)、(b)系同实施形态1之制程剖面图。图5(a)、(b)系同实施形态1之制程剖面图。图6(a)、(b)系同实施形态1之制程剖面图。图7(a)、(b)系同实施形态1之制程剖面图。图8(a)、(b)系同实施形态1之制程剖面图。图9(a)、(b)系本发明实施形态2之制程剖面图。图10(a)、(b)系同实施形态2之制程剖面图。图11(a)、(b)系同实施形态2之制程剖面图。图12(a)、(b)系同实施形态2之制程剖面图。图13(a)、(b)系本发明实施形态3之制程剖面图。图14(a)、(b)系同实施形态3之制程剖面图。图15(a)、(b)系同实施形态3之制程剖面图。图16(a)、(b)系同实施形态3之制程剖面图。图17(a)、(b)系对应本发明实施形态4之EEPROM之图2(a)(b)的剖面图。图18系同实施形态4之制程剖面图。图19系同实施形态4之制程剖面图。图20系同实施形态4之制程剖面图。图21系同实施形态4之制程剖面图。图22系同实施形态4之制程剖面图。图23系同实施形态4之制程剖面图。图24系同实施形态4之制程剖面图。图25系同实施形态4之制程剖面图。图26系显示用以说明同实施形态4之效果的不良位元数与槽口宽度之相关关系的示意图。 |
