| 主权项 |
1.一种储存装置控制器,其系包含:一主机介面,其系用以界接该控制器与一主机系统滙流排,该主机介面系模拟一标准IDE通道并且也模拟一如同连接至该IDE通道的IDE装置;以及至少一实体介面,其系用以连结该储存装置控制器至一实体储存装置。2.如申请专利范围第1项之储存装置控制器,其中至少一个该实体介面系做成一ATA埠用以连结一ATA相容储存装置至该控制器。3.如申请专利范围第1项之储存装置控制器,其中该主机介面系模拟至少一主通道以及一次要通道。4.如申请专利范围第3项之储存装置控制器,其中该主机介面系模拟一连结至该主通道以及次要通道之每一个通道的单一IDE装置。5.如申请专利范围第3项之储存装置控制器,其中该主机介面系模拟一主IDE储存装置以及一从属IDE储存装置两者,此二者系被连结至该主通道以及次要通道的其中之一。6.如申请专利范围第3项之储存装置控制器,其进一步包含有用以模拟一标准双埠IDE控制器之滙流排主装置DMA控制器的机构。7.如申请专利范围第1项之储存装置控制器,其中该主机介面系模拟一连结至该IDE通道的单一IDE装置。8.如申请专利范围第1项之储存装置控制器,其中该主机介面系模拟连结至该IDE通道的一主IDE储存装置以及一从属IDE储存装置两者。9.如申请专利范围第1项之储存装置控制器,其进一步包含有用以模拟一标准双埠IDE控制器之一滙流排主装置DMA控制器的机构。10.一种储存装置控制器包含有:一主机介面,其系用以界接该控制器与一主机系统滙流排,该主机介面系模拟至少一ATA控制器通道;该主机介面经由做成IDE相容之命令以及控制暂存器方块来进一步模拟至少一被连结至该被模拟之ATA控制器通道的一IDE装置;至少两个用以连结该储存装置控制器至复数个储存装置的埠介面;以及一区域处理器,其系于该主机板上作为用以控制储存装置存取运作的控制器。11.如申请专利范围第10项之储存装置控制器,其进一步包含有用以模拟一标准双埠IDE控制器之一滙流排主装置DMA控制器的机构。12.如申请专利范围第10项之储存装置控制器,其进一步包含有:一缓冲记忆体系用以缓冲该主机系统滙流排以及该被连结之储存装置之间的资料传输;以及一DMA引擎系被安排作为该主机介面以及该缓冲记忆体之间的资料传输。13.如申请专利范围第12项之储存装置控制器,其亦包含有一DMA引擎系被安排作为该缓冲记忆体以及该埠介面之间的资料传输。14.如申请专利范围第10项之储存装置控制器,其中该主机介面模拟一ATA通道以及一次要ATA通道两者。15.如申请专利范围第14项之储存装置控制器,其中该主机介面系模拟一连结至该主通道以及次要通道之每一个通道的单一IDE装置。16.如申请专利范围第14项之储存装置控制器,其中该主机介面系模拟一主IDE储存装置以及一从属IDE储存装置两者,其系被连结至该主通道以及次要通道的其中之一。17.如申请专利范围第10项之储存装置控制器,其中该主机介面系模拟连结至该IDE通道的一主IDE装置以及一从属IDE装置两者。18.如申请专利范围第10项之储存装置控制器,其中该主机介面系模拟一连结至该IDE通道的单一IDE装置。19.如申请专利范围第10项之储存装置控制器,其中该主机介面系模拟连结至该IDE通道的一主IDE储存装置以及一从属IDE储存装置两者。20.一种用以在无需修改主机BIOS软体之下,界接一储存装置至一PCI滙流排主机的方法,该方法包含之步骤有:在该控制器中模拟一与该主机界接的ATA控制器;并且在该控制器中进一步模拟一个如同被连结至该ATA控制器的IDE储存装置,因而该储存装置控制器对于该主机就像被经由一ATA介面连结的一IDE装置,而无关于实际连结至该控制器之实体储存装置的实际数目以及介面型式。图式简单说明:图1系一习知技艺之ATA双通道控制器应用的一简化方块图,其系显示实体以及软体/暂存器视图。图2系根据本发明之具有ATA埠模拟的一RAID控制器之一简化方块图。图3系具有ATA埠模拟的一RAID控制器之目前较佳商业实施例的一高阶方块图。图4系详细显示图3之该控制器之ATA暂存器匣之一实施例之细节。 |
