半导体记忆体元件之制造方法

摘要

一种制造半导体记忆体元件之方法，尤其是DRAM或 FeRAM，其具有一矽基板，在其上至少配置一记忆体电容器，其具有下部电极，上部电极，以及位于其间的介电层，其尤其是由一种铁电材料所构成，其中此矽基板之下部电极藉由阻障层而隔离，此阻障层尤其是由扩散阻障，或一夹于其中的扩散阻障所构成，其与附着层组合，而其特别是由 Ir,Ir02，IrO所构成。其中此阻障层在涂布记忆体电容器之前，借助于一硬式遮罩而形成结构，此遮单是特别由 SiO2 ，SiN，SiON所构成。此在形成结构之后所残留之遮罩层，在结构化阻障层裸露的情况下被去除，它被提供，此结构化阻障层在去除残留的遮罩层之前，借助于化学气相淀积(CVD：Chemical Vapor Deposition)而被埋入于SiO2之中，并且比残留的遮罩层与SiO2埋入层一同由阻障层的表面，借助于SiO2化学机械抛光(CMP：Chemical Mechanical Polishing)制程而去除。

主权项

1.一种制造半导体记忆体元件之方法,尤其是DRAM或FeRam其具有一矽基板,在其上至少配置一记忆体电容器,其具有下部电极,上部电极,以及位于其间的介电层,其尤其是由一种铁电材料所构成;其中此矽基板之下部电极藉由阻障层而隔离,此阻障层尤其是由扩散阻障或一夹于其中的扩散阻障所构成,其与附着层组合,而其特别是由Ir,IrO2,IrO所构成,其中此阻障层在涂布记忆体电容器之前借助于一硬式遮罩而形成结构,此遮罩是特别由SiO2,SiN,SiON所构成,此在形成结构之后所残留的遮罩层,在结构化阻障层裸露的情况下被去除,其特征为:此结构化阻障层在去除残留之遮罩层之前,借助于化学气相淀积(CVD:Chemical Vapor Deposition)而被埋入于SiO2之中,并且此残留的遮罩层与SiO2埋入层一同由阻障层的表面,借助于SiO2化学机械抛光(CMP:ChemicalMechanical Polishing)制程而去除。2.如申请专利范围第1项之方法,其中此化学机械抛光制程包括用于阻障层表面(接触表面)之抛光终止步骤。图式简单说明:第1图是在记忆体电容器的区域中之半导体记忆体元件之横截面概要图式。第2图是用于第1图之阻障层之配置之截至目前为止的制造过程之概要图式;其中在第2图的上部中是去除光阻涂层后之方法,在第2图的下部中是实施结构转换后的方法。第3A与3B图是在使用硬式遮罩下之方法实施;以及第3C与3D图是具有CVD-SiO2(第3C图)与SiO2-CMP(第3D图)之根据本发明方法之实施。