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1.一种制作系统整合晶片(system on chip, SOC)的方法,该方法包含有下列步骤:提供一半导体基底,其上区分有一记忆体区域、一低压元件区域、一高压元件区域以及一混合信号区域;进行一浅沟隔离制程,以于该半导体基底表面形成复数个绝缘浅沟区域用来隔离元件;于该混合信号区域内之绝缘浅沟区域中形成一电容下电极;于该半导体基底上形成一ONO层,并覆盖该电容下电极;于该记忆体区域之该半导体基底中形成复数条埋藏位元线;同时于各该埋藏位元线上形成一氧化层以及于该低压元件区域之该半导体基底表面形成一闸极氧化层;于该半导体基底上沈积一多晶矽(PL1)层;进行一黄光以及蚀刻制程制程,以同时于该记忆体区域形成复数条字元线,于该低压元件区域中形成一低压MOS电晶体闸极,于该高压元件区域中形成一高压MOS电晶体闸极,于该混合信号区域中形成一电容上电极以及一电阻;以及对部份该记忆体区域内之记忆体进行一唯读码植入制程,以形成一唯读记忆体区域。2.如申请专利范围第1项之方法,其中该半导体基底系为一矽基底。3.如申请专利范围第1项之方法,其中该低压元件区域系用来制作一低启始电压MOS电晶体元件,该高压元件区域系用来制作一高启始电压MOS电晶体元件。4.如申请专利范围第3项之方法,其中形成于该低压元件区域内之闸极氧化层厚度小于形成于该高压元件区域内之闸极氧化层厚度。5.如申请专利范围第1项之方法,其中该电容下电极系由现场掺杂(in-situ doped)多晶矽所构成。6.如申请专利范围第1项之方法,于沈积该多晶矽(PL1)层之后尚包括有:进行一离子布植制程,以掺杂该多晶矽(PL1)层。7.如申请专利范围第1项之方法,另包含有一第一斜角度离子布植制程以及一第二斜角度离子布植制程,以于各该位元线之相对二侧各形成一P型口袋掺杂区。8.如申请专利范围第1项之方法,其中该ONO层的厚度系介于100至500埃之间。9.如申请专利范围第1项之方法,其中该多晶矽层表面另形成有一多晶矽化金属层(polysilicide)。10.如申请专利范围第1项之方法,其中该唯读记忆体区域系为一罩幕式唯读记忆体(mask ROM, MROM)区域。图式简单说明:图一至图四为习知方法制作一嵌入式唯读记忆体之快闪记忆体晶片的示意图。图五至图二十三为本发明方法制作一种嵌入氮化物唯读记忆体以及罩幕式唯读记忆体之混合信号电路系统整合晶片的示意图。 |
