| 主权项 |
1.一种静电放电(electrostatic discharge,ESD)防护电路,适用于一积体电路晶片,包含有一二极体,该二极体包含有:一第一导电性型之第一半导体层,作为一第一电极;以及一第二导电型之MOS电晶体,包含有:一环型闸,绝缘的设于该第一半导体层上;一第二导电型之第一源/汲掺杂区,形成于该环型闸极所围绕的该第一半导体层之表面,作为一第二电极;以及一第二导电型之第二源/汲掺杂区,形成于该第一半导体层之表面,且围绕该环型闸;其中,该第一电极与该第二电极其中之一系为该二极体之一阴极,耦合至一第一接合垫,该第一电极与该第二电极其中之另一系为该二极体之一阳极,耦合至一第二接合垫。2.如申请专利范围第1项之ESD防护电路,其中,该二极体另包含有一第一导电型之接触掺杂区,设于该第一半导体层之表面,环绕且接触该第二源/汲掺杂区,作为该第一半导体层之一电性接触区。3.如申请专利范围第2项之ESD防护电路,其中,该接触掺杂区系受一浅沟隔离区环绕。4.如申请专利范围第1项之ESD防护电路,其中,该MOS电晶体系具有轻掺杂之汲极(lightly-doped-drain,LDD)结构。5.如申请专利范围第1项之ESD防护电路,其中,该第一源/汲掺杂区与该第一半导体层之间形成有一第二导电型之ESD防护掺杂层,用以包覆该第一源/汲掺杂区。6.如申请专利范围第1项之ESD防护电路,其中,该第一导电型系为N型,该第二导电型系为P型。7.如申请专利范围第6项之ESD防护电路,其中,该环型闸系耦合至该阳极。8.如申请专利范围第1项之ESD防护电路,其中,该第一导电型系为P型,该第二导电型系为N型。9.如申请专利范围第8项之ESD防护电路,其中,该环型闸系耦合至该阴极。10.如申请专利范围第1项之ESD防护电路,其中,该ESD防护电路另包含有一ESD侦测电路,于正常操作时,该ESD侦测电路提供一第一电压予该环型闸,以关闭该MOS电晶体,于一ESD事件发生时,提供一第二电压予该环型闸,以降低该二极体之一崩溃电压。11.如申请专利范围第10项之ESD防护电路,其中,该第一接合垫与该第二接合垫其中之一系为一电源接合垫,另一则为一输出入接合垫。12.如申请专利范围第11项之ESD防护电路,其中,该ESD侦测电路系包含有一电阻,耦合于该电源接合垫与该环型间之间。13.如申请专利范围第12项之ESD防护电路,其中,该ESD侦测电路系包含有一电容,耦合于该输出入接合垫与该环型闸之间。14.如申请专利范围第10项之ESD防护电路,其中,该第一接合垫系为一高电源接合垫,该第二接合垫系为一低电源接合垫。15.如申请专利范围第14项之ESD防护电路,其中,该ESD侦测电路包含有一电阻与一电容,以一串接点串接于该高电源接合垫与该低电源接合垫之间,该串接点处用以产生一参考电压,作为该ESD侦测电路控制该环型闸的一参考値。16.如申请专利范围第15项之ESD防护电路,其中,该串接点系直接耦合至该环型闸。17.如申请专利范围第15项之ESD防护电路,其中,该ESD侦测电路另包含有一驱动装置,依据该串接点处之该参考电压,以驱动该环型闸。18.如申请专利范围第17项之ESD防护电路,其中,该驱动装置包含有一反向器,串接于该环型闸与该串接点之间。19.如申请专利范围第1项之ESD防护电路,其中,该第一接合垫系为一低电源接合垫,该第二接合垫系为一高电源接合垫,该ESD防护电路包含有复数个二极体,顺向串接于该高电源接合垫与该低电源接合垫之间,该等二极体构成一二极体串列(diode string),该二极体串列具有一开启电压,高于该高电源接合垫与该低电源接合垫之间于一正常工作时的一电压差。20.如申请专利范围第19项之ESD防护电路,其中,该第一导电型系为P型,该第二导电型系为N型。21.如申请专利范围第20项之ESD防护电路,其中,该等二极体包含有一固定偏压(fix-biased)二极体,该固定偏压二极体之环型闸系耦合至该低电源接合垫。22.如申请专利范围第20项之ESD防护电路,其中,该等二极体包含有一自我偏压(self-biased)二极体,该自我偏压二极体之环型闸系耦合至该自我偏压二极体之阴极。23.如申请专利范围第19项之ESD防护电路,其中,该第一导电型系为N型,该第二导电型系为P型。24.如申请专利范围第23项之ESD防护电路,其中,该等二极体包含有一固定偏压二极体,该固定偏压二极体之环型闸系耦合至该高电源接合垫。25.如申请专利范围第23项之ESD防护电路,其中,该等二极体包含有一自我偏压二极体,该自我偏压二极体之环型闸系耦合至该自我偏压二极体之阳极。26.如申请专利范围第19项之ESD防护电路,其中,该ESD防护电路另包含有一ESD侦测电路,用以控制该等二极体中之一受控二极体,于正常操作时,该ESD侦测电路提供一第一电压予该受控二极体之环型闸,以关闭该受控二极体之MOS电晶体,于一ESD事件发生时,提供一第二电压予该受控二极体之环型闸,以开启该受控二极体之MOS电晶体。27.如申请专利范围第26项之ESD防护电路,其中,该ESD防护电路系耦合于该高电源与该低电源接合垫之间。28.如申请专利范围第27项之ESD防护电路,其中,该ESD侦测电路包含有一电阻与一电容,以一串接点串接于该高电源接合垫与该低电源接合垫之间,该串接点处用以产生一参考电压,作为该ESD侦测电路控制该受控二极体之环型闸的一参考値。29.如申请专利范围第27项之ESD防护电路,其中,该串接点系直接耦合至该受控二极体之环型闸。30.如申请专利范围第28项之ESD防护电路,其中,该ESD侦测电路另包含有一驱动装置,依据该串接点处之该参考电压,以驱动该受控二极体之环型闸。31.如申请专利范围第30项之ESD防护电路,其中,该驱动装置包含有一反向器,串接于该受控二极体之环型闸与该串接点之间。32.如申请专利范围第26项之ESD防护电路,其中,该ESD防护电路系耦合于该高电源接合垫与一第三电源接合垫之间,或是该低电源接合垫与该第三电源接合垫之间。33.一种静电放电(electrostatic discharge,ESD)防护电路,包含有一n型二极体以及一p型二极体,该n型二极体包含有:一P型半导体层,作为一该n型二极体之一第一阳极(anode);以及一NMOS电晶体,包含有:一第一环型闸,绝缘的设于该P型半导体层上;一第一N型掺杂区,形成于该第一环型闸所围绕的该P型半导体层之表面,作为一该n型二极体之一第一阴极;以及一第二N型掺杂区,形成于该p型半导体层之表面,且围绕该第一环型闸;该p型二极体包含有:一N型半导体层,作为该p型二极体之一第二阴极;以及一PMOS电晶体,包含有:一第二环型闸,绝缘的设于该N型半导体层上;一第一P型汲掺杂区,形成于该第二环型闸所围绕的该N型半导体层之表面,作为该p型二极体之一第二阳极;以及一第二P型掺杂区,形成于该N型半导体层之表面,且围绕该第二环型闸;该p型二极体与该n型二极体顺向串接,并形成一主阳极以及一主阴极,该主阳极耦合至一高电源接合垫,该主阴极耦合至一低电源接合垫。34.如申请专利范围第33项之ESD防护电路,其中,该第一环型闸系耦合至该第一阴极。35.如申请专利范围第33项之ESD防护电路,其中,该第二环型闸系耦合至该第二阳极。36.如申请专利范围第33项之ESD防护电路,其中,该ESD防护电路另包含有一ESD侦测电路,耦合于该高电源与该低电源接合垫之间,于正常操作时,该ESD侦测电路提供一第一电压予该第一环型闸,以关闭该NMOS电晶体,于一ESD事件发生时,提供一第二电压予该第一环型闸,以开启该NMOS电晶体。37.如申请专利范围第33项之ESD防护电路,其中,该ESD防护电路另包含有一ESD侦测电路,耦合于该高电压与该低电源接合垫之间,于正常操作时,该ESD侦测电路提供一第一电压予该第二环型闸,以关闭该PMOS电晶体,于一ESD事件发生时,提供一第二电压予该第二环型闸,以开启该PMOS电晶体。38.一种电源线间之静电放电(electrostatic discharge,ESD)防护系统,包含有:复数个高电源线VDD1…VDDN;复数个低电源线VSS1…VSSN;一高电源ESD滙流线(VDD ESD bus);一低电源ESD滙流线(VSS ESD bus);一主要(primary)ESD防护电路PESDP,耦合于该高电源ESD滙流线与该低电源ESD滙流线之间;复数个高电源ESD防护电路HESDP1…HESDPN,分别耦合于VDD1…VDDN与该高电源ESD滙流线之间;以及复数个低电源ESD防护电路LESDP1…LESDPN,分别耦合于VSS1…VSSN与该低电源ESD滙流线之间;其中,一HESDPn包含有至少一二极体,连接于一VDDn与该高电源ESD滙流线之间,该二极体包含有:一第一导电性型之第一半导体层,作为该二极体之一第一电极;以及一第二导电型之MOS电晶体,包含有:一环型闸,绝缘的设于该第一半导体层上;一第二导电型之第一源/汲掺杂区,形成于该环型闸极所围绕的该第一半导体层之表面,作为该二极体之一第二电极;以及一第二导电型之第二源/汲掺杂区,形成于该第一半导体层之表面,且围绕该环型闸;其中,当一ESD事件发生于VDDn与VSS n之间时,该二极体导通,透过HESDPn、PESDP以及LESDPn排放ESD电流。39.如申请专利范围第38项之ESD防护系统,其中,该二极体于该ESD事件发生时,系被顺向偏压。40.如申请专利范围第38项之ESD防护系统,其中,该二极体于该ESD事件发生时,系被逆向偏压,且该逆向偏压之一电压値高于该二极体之崩溃电压(breakdown voltage)。41.如申请专利范围第38项之ESD防护系统,其中,该第一导电型系为N型,该第二导电型系为P型。42.如申请专利范围第41项之ESD防护系统,其中,该环型闸系耦合至该第一电极。43.如申请专利范围第38项之ESD防护系统,其中,该第一导电型系为P型,该第二导电型系为N型。44.如申请专利范围第43项之ESD防护系统,其中,该环型闸系耦合至该第二电极。45.如申请专利范围第38项之ESD防护系统,其中,该ESD防护系统另包含有一ESD侦测电路,耦合于VDD n与VSSn之间,用以侦测该ESD事件之发生,并提供一电压与该环型闸,以控制该MOS电晶体。46.如申请专利范围第38项之ESD防护系统,其中,该ESD防护系统另包含有一ESD侦测电路,耦合于该高电源ESD滙流线与该低电源ESD滙流线之间,用以侦测该ESD事件之发生,并提供一电压与该环型闸,以控制该MOS电晶体。47.一种作为ESD防护元件之二极体,包含有:一第一导电性型之第一半导体层,作为该二极体之一第一电极;以及一第二导电型之MOS电晶体,包含有:一环型闸,绝缘的设于该第一半导体层上;一第二导电型之第一源/汲掺杂区,形成于该环型闸极所围绕的该第一半导体层之表面,并与该第一半导体层形成一PN接面,作为该二极体之一第二电极;以及一第二导电型之第二源/汲掺杂区,形成于该第一半导体层之表面,且围绕该环型闸;其中,该环型闸系用以阻隔一STI结构在该PN接面上生成,该第一电极与该第二电极其中之一系为该二极体之一阴极,耦合至一第一接合垫,该第一电极与该第二电极其中之另一系为该二极体之一阳极,耦合至一第二接合垫,当一ESD事件时,该环型闸系被施以一适当的偏压,以加速该二极体的开启。48.如申请专利范围第47项之二极体,其中,该二极体另包含有一第一导电型之接触掺杂区,设于该第一半导体层之表面,环绕且接触该第二源/汲掺杂区,作为该第一半导体层之一电性接触区。49.如申请专利范围第48项之二极体,其中,该接触掺杂区系受一浅沟隔离区环绕。50.如申请专利范围第47项之二极体,其中,该MOS电晶体系具有轻掺杂之汲极(lightly-doped-drain,LDD)结构。51.如申请专利范围第47项之二极体,其中,该第一源/汲掺杂区与该第一半导体层之间形成有一第二导电型之ESD防护掺杂层,用以包覆该第一源/汲掺杂区。52.如申请专利范围第47项之二极体,其中,该第一导电型系为N型,该第二导电型系为P型。53.如申请专利范围第52项之二极体,其中,该环型闸系耦合至该阳极。54.如申请专利范围第47项之二极体,其中,该第一导电型系为P型,该第二导电型系为N型。55.如申请专利范围第54项之二极体,其中,该环型闸系耦合至该阴极。56.如申请专利范围第47项之二极体,其中,该适当的偏压系由一ESD侦测电路所提供。57.如申请专利范围第47项之二极体,其中,该环型闸系以一第二导电型之多晶矽形成于一闸隔绝层上所构成。58.如申请专利范围第47项之二极体,其中,该环型闸包含有一侧壁子,形成于该环型闸之一侧壁。图式简单说明:第1a图与第1b图为两个传统以二极体作为ESD防护元件之ESD防护电路;第2图与第3图为两个传统的,以CMOS制程制作且带有STI结构之二极体结构与符号示意图;第4图描绘了以STI作为隔绝的二极体结构,于ESD事件时最容易的毁损点;第5图与第6图为Voldman先前所提出之习知p型与n型二极体结构;第7图为本发明所提出之PMOS-bound二极体之结构以及其代表之符号的示意图;第8图为第7图之一种布局图;第9图为本发明所提出之NMOS-bound二极体之结构以及其代表之符号的示意图;第10图为第9图之一种布局图;第11图为加入N型ESD布植制程后的NMOS-bound二极体;第12图为加入P型ESD布植制程后的PMOS-bound二极体;第13a图与第13b图为两个运用NMOS-bound二极体与PMOS-bound二极体的ESD防护电路图;第14a到14d图为以PMOS-bound二极体或NMOS-bound二极体作为ESD防护元件的电源线间(VDD到VSS)之四种ESD防护电路图;第15a图至第15d图为运用NMOS-bound二极体所产生的电源线间之ESD箝制电路;第16a图至第16d图为运用PMOS-bound二极体所产生的电源线间之ESD箝制电路;第17a图至第17c图为同时运用PMOS-bound二极体与NMOS-bound二极体所产生的电源线间之ESD箝制电路;第18a图至第18d图为利用本发明之二极体结构所建构之四种ESD防护系统之示意图;以及第19a图至第19d图为运用本发明之二极体结构与ESD滙流线所建构之ESD防护系统示意图。 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