| 主权项 |
1.一种形成一BiCMOS积体电路之方法,该BiCMOS积体电路包含位于一双载子区之双载子电晶体,与位于一CMOS区之CMOS电晶体,且该方法包含下列步骤:在一绝缘埋入层之上准备一SOI矽基板,该矽基板具有一结晶矽元件层,该元件层具有一元件层顶表面,且具有一CMOS电晶体厚度;沉积一矽外延层,且该外延层在该结晶矽元件层顶表面上具有一外延层顶表面;去除在该CMOS区上之该矽外延层;在该CMOS区之该等电晶体位置附近形成一粗浅绝缘壕沟;在该等电晶体位置形成一组CMOS电晶体,使得该等CMOS电晶体闸极具有一顶表面;在该CMOS区之该元件层以上沉积一绝缘层,该绝缘层具有一绝缘层顶表面,因而充填该组浅绝缘壕沟与该CMOS区之该等CMOS电晶体间之区域;平坦化该绝缘层与该外延层,以致该外延层顶表面与该绝缘层顶表面实质上是位于同一平面;在该外延层形成一组绝缘壕沟,以绝缘该等双载子电晶体之接脚;沉积一层矽锗合金于该外延层之上;使用位于该双载子区之该外延层之该等部份做为集极,与该矽锗合金层之部份做为基极,来形成一组双载子电晶体;且连接该等CMOS电晶体与该等双载子电晶体以形成该积体电路。2.如申请专利范围第1项之方法,其中在该等电晶体位置附近形成一组浅绝缘壕沟之该步骤,与在该外延层形成一组绝缘壕沟之该步骤,同时受到执行。3.如申请专利范围第1项之方法,其中该等CMOS电晶体与该等双载子电晶体之矽接触区受到暴露,一层金属受到沉积及加热以形成自我校准于该等受到暴露之矽接触区之矽化物。4.如申请专利范围第2项之方法,其中该等CMOS电晶体与该等双载子电晶体之矽接触区受到暴露,一层金属受到沉积及加热以形成自我校准于该等受到暴露之矽接触区之矽化物。5.如申请专利范围第1项之方法,其中该等集极之至少一集极是沉积于该绝缘埋入层之上,且受到浅绝缘壕沟之包围,因而形成一外延集极区块,且其中该绝缘层包围该外延集极区块,因而该外延集极区块受到绝缘层之封装,并与该矽基板形成绝缘。6.如申请专利范围第2项之方法,其中该等集极之至少一集极是沉积于该绝缘埋入层之上,且受到浅绝缘壕沟之包围,因而形成一外延集极区块,且其中该绝缘层包围该外延集极区块,因而该外延集极区块受到绝缘层之封装,并与该矽基板形成绝缘。7.如申请专利范围第3项之方法,其中该等集极之至少一集极是沉积于该绝缘埋入层之上,且受到浅绝缘壕沟之包围,因而形成一外延集极区块,且其中该绝缘层包围该外延集极区块,因而该外延集极区块受到绝缘层之封装,并与该矽基板形成绝缘。8.如申请专利范围第4项之方法,其中该等集极之至少一集极是沉积于该绝缘埋入层之上,且受到浅绝缘壕沟之包围,因而形成一外延集极区块,且其中该绝缘层包围该外延集极区块,因而该外延集极区块受到绝缘层之封装,并与该矽基板形成绝缘。9.如申请专利范围第1项之方法,其中在该CMOS区沉积一绝缘层于该元件层之上之该等步骤,与平坦化该绝缘层以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面之该步骤,为下列步骤所取代:沉积第一绝缘层于至少该CMOS区之上,且平坦化该第一绝缘层至第一绝缘层顶表面,该第一绝缘层顶表面与该等CMOS电晶体闸极之一闸极顶表面位于同一平面;沉积第一导电层于该第一绝缘层顶表面之上,且图样化该第一导电层以形成第一连接层,该第一连接层连接该等CMOS电晶体之至少一些CMOS电晶体;与沉积第二绝缘层于该连接层之上,且平坦化该第二绝缘层,以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面。10.如申请专利范围第2项之方法,其中在该CMOS区沉积一绝缘层于该元件层之上之该等步骤,与平坦化该绝缘层以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面之该步骤,为下列步骤所取代:沉积第一绝缘层于至少该CMOS区之上,且平坦化该第一绝缘层至第一绝缘层顶表面,该第一绝缘层顶表面与该等CMOS电晶体闸极之一闸极顶表面位于同一平面;沉积第一导电层于该第一绝缘层顶表面之上,且图样化该第一导电层以形成第一连接层,该第一连接层连接该等CMOS电晶体之至少一些CMOS电晶体;与沉积第二绝缘层于该连接层之上,且平坦化该第二绝缘层,以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面。11.如申请专利范围第3项之方法,其中在该CMOS区沉积一绝缘层于该元件层之上之该等步骤,与平坦化该绝缘层以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面之该步骤,为下列步骤所取代:沉积第一绝缘层于至少该CMOS区之上,且平坦化该第一绝缘层至第一绝缘层顶表面,该第一绝缘层顶表面与该等CMOS电晶体闸极之一闸极顶表面位于同一平面;沉积第一导电层于该第一绝缘层顶表面之上,且图样化该第一导电层以形成第一连接层,该第一连接层连接该等CMOS电晶体之至少一些CMOS电晶体;与沉积第二绝缘层于该连接层之上,且平坦化该第二绝缘层,以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面。12.如申请专利范围第5项之方法,其中在该CMOS区沉积一绝缘层于该元件层之上之该等步骤,与平坦化该绝缘层以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面之该步骤,为下列步骤所取代:沉积第一绝缘层于至少该CMOS区之上,且平坦化该第一绝缘层至第一绝缘层顶表面,该第一绝缘层顶表面与该等CMOS电晶体闸极之一闸极顶表面位于同一平面;沉积第一导电层于该第一绝缘层顶表面之上,且图样化该第一导电层以形成第一连接层,该第一连接层连接该等CMOS电晶体之至少一些CMOS电晶体;与沉积第二绝缘层于该连接层之上,且平坦化该第二绝缘层,以致该外延层顶表面与该绝缘层顶表面实质上位于同一平面。13.如申请专利范围第1项之方法,进一步包含下列步骤:形成该埋入绝缘层于该CMOS区与该双载子区之一子区,因而该双载子区之至少一部份是沉积于该矽基板之上,而非该埋入绝缘层之上。14.如申请专利范围第2项之方法,进一步包含下列步骤:形成该埋入绝缘层于该CMOS区与该双载子区之一子区,因而该双载子区之至少一部份是沉积于该矽基板之上,而非该埋入绝缘层之上。15.如申请专利范围第3项之方法,进一步包含下列步骤:形成该埋入绝缘层于该CMOS区与该双载子区之一子区,因而该双载子区之至少一部份是沉积于该矽基板之上,而非该埋入绝缘层之上。16.如申请专利范围第5项之方法,进一步包含下列步骤:形成该埋入绝缘层于该CMOS区与该双载子区之一子区,因而该双载子区之至少一部份是沉积于该矽基板之上,而非该埋入绝缘层之上。17.一种SOI BiCMOS积体电路,该BiCMOS积体电路在一埋入绝缘层以上之一元件区之一双载子区具有一组双载子电晶体,在一CMOS区具有一组CMOS电晶体,其中一组异质界面双载子电晶体也置放于该埋入绝缘层之上;该元件层具有小于大约0.2微米之厚度,且该组异质界面电晶体之至少一些电晶体具有利用置放于该元件层以上之一外延矽层来形成之集极,并具有利用矽锗合金来形成之基极,其中该等集极具有大于大约0.5微米之厚度;该组异质界面双载子电晶体之至少一些电晶体在该元件层受到STI之包围;该组异质界面双载子电晶体之至少一些电晶体具有浅壕沟,该等浅壕沟分离一射极接触区与一基极接触区;且该组CMOS电晶体为一绝缘充填层所覆盖,该绝缘充填层具有一充填顶表面,该充填顶表面与该等双载子电晶体之一表面实质上位于同一平面。18.如申请专利范围第17项之SOI BiCMOS积体电路,其中该充填顶表面与该外延矽层之一外延顶表面实质上位于同一平面。19.如申请专利范围第17项之SOI BiCMOS积体电路,其中该充填顶表面与该矽锗层之一矽锗顶表面实质上位于同一平面。20.如申请专利范围第17项之SOI BiCMOS积体电路,进一步包含一位于该CMOS区以上之连接层,以连接该等CMOS电晶体之至少一些电晶体,且该连接层是置放于第一充填子层之上及该充填顶表面之下。图式简单说明:图1-5展示在程序之各个步骤之一积体电路的一部份。 |
