| 主权项 |
1.一种无逗式里德所罗门解码电路,系接收一无逗式里德所罗门码并加以解码,包含:一输入型态产生器,用以将所收到的任意循环位移之无逗式里德所罗门码产生15种循环位移的组合,再以一心脉收缩阵列(systolic array)之歪斜(skewed)形式加以输出;一处理单元阵列,系由64 x 15个处理单元所组成,用以接收该心脉收缩阵列之歪斜形式之无逗式里德所罗门码,并作相关(correlative)比对以输出一相关比对结果;及一边界处理单元阵列,系由64 x 1个边界处理单元所组成,负责找出该心脉收缩阵列之歪斜形式之该无逗式里德所罗门码同一列中,最大之该相关比对结果以及找出各列中的最大结果,设定所得的指标为一解码结果。2.如申请专利范围第1项所述之无逗式里德所罗门解码电路,其中该输入型态产生器系由一位移暂存器、一强森计数器、及一遮罩组合电路所组成;该位移暂存器系接收该无逗式里德所罗门码之15个字码并加以位移输出为15组循环位移之该无逗式里德所罗门码;该强森计数器系用以发出一遮罩计数讯号至该组合电路当中;该遮罩组合电路即依据该遮罩计数讯号输出该心脉阵列式之歪斜形式之无逗式里德所罗门码。3.如申请专利范围第1项所述之无逗式里德所罗门解码电路,其中每个该处理单元系由一第一、第二与第三暂存器及一(XNOR-AND)组合电路和一累增器所组成;该第一暂存器预存无逗式里德所罗门码字元,该第二暂存器存接收的码字元以利向下方传递,该第三暂存器则存该相关比对结果;该(XNOR-AND)组合电路负责比对该第一暂存器与该第二暂存器中两个码字元是否相同;该累增器则将比对结果加入最后结果。4.如申请专利范围第1项所述之无逗式里德所罗门解码电路,其中每个该边界处理单元系由一第一、第二比较器及一组合电路所组成,该第一比较器负责比较同一列中的比对结果大小,该第二比较器用来比较不同列中的比较结果大小;该组合电路用来分别暂存该第一、第二比较器的暂时结果,以及在该第一比较器完成该列的比较后,将该列比较结果传送到该第二比较器进行比较。5.一种摺叠无逗式里德所罗门解码电路,包含:一输入型态产生器,用以将所收到的任意循环位移之无逗式里德所罗门码产生15种循环位移的组合,再以一心脉收缩阵列(systolic array)之歪斜(skewed)形式加以输出;复数对处理单元阵列,系经由一64 x 15个处理单元所组成之心脉收缩阵列摺叠至少一次而成,用以接收该心脉收缩阵列之歪斜形式之无逗式里德所罗门码,并作相关(correlative)比对以输出一相关比对结果;复数对边界处理单元阵列,系经由一64 x 1个边界处理单元之心脉收缩阵列摺叠至少一次而成,负责找出该心脉收缩阵列之歪斜形式之该无逗式里德所罗门码同一列中,最大之该相关比对结果以及找出各列中的最大结果,设定所得的指标为一解码结果;及一更新机制,用以将预存于每个该处理单元中的码字元加以更新。6.如申请专利范围第5项所述之摺叠无逗式里德所罗门解码电路,其中摺叠该64 x 15个处理单元所组成之心脉收缩阵列与64 x 1个边界处理单元之心脉收缩阵列之次数,最佳者为两次。7.如申请专利范围第5项所述之摺叠无逗式里德所罗门解码电路,其中该输入型态产生器系由一位移暂存器、一强森计数器、及一遮罩组合电路所组成;该位移暂存器系接收该无逗式里德所罗门码之15个字码并加以位移输出为15组循环位移之该无逗式里德所罗门码;该强森计数器系用以发出一遮罩计数讯号至该组合电路当中;该遮罩组合电路即依据该遮罩计数讯号输出该心脉阵列式之歪斜形式之无逗式里德所罗门码。8.如申请专利范围第5项所述之摺叠无逗式里德所罗门解码电路,其中每个该处理单元系由一第一、第二与第三暂存器及一(XNOR-AND)组合电路和一累增器所组成;该第一暂存器预存无逗式里德所罗门码字元,该第二暂存器存接收的码字元以利向下方传递,该第三暂存器则存比对之结果;该(XNOR-AND)组合电路负责比对该第一暂存器与该第二暂存器中两个码字元是否相同;该累增器则将比对结果加入最后结果。9.如申请专利范围第5项所述之摺叠无逗式里德所罗门解码电路,其中每个该边界处理单元系由一第一、第二比较器及一组合电路所组成,该第一比较器负责比较同一列中的比对结果大小,该第二比较器用来比较不同列中的比较结果大小;该组合电路用来分列暂存该第一、第二比较器的暂时结果,以及在该第一比较器完成该别的比较后,将该列比较结果传送到该第二比较器进行比较。10.如申请专利范围第5项所述之摺叠无逗式里德所罗门解码电路,其中该更新机制,系由复数个计数器、一唯读记忆体(ROM)之读取电路、一更新暂存器及一丛集分配电路所组成;该复数个计数器分别计算各个更新丛集所需更新的时间,共需计算15个更新丛集的更新时间,在更新时间到达时,由该唯读记忆体(ROM)之读取电路将预存的下一个区段之码字元读出来放到该更新暂存器中,再由该丛集分配电路将新的码字元对应地传送到该处理单元中的该第一暂存器,用以预存该无逗式里德所罗门码字元,以完成更新程序;该15个更新丛集,其形成系依照该心脉收缩阵列中执行的情形构成。11.一种加权无逗式里德所罗门解码方法,系应用于宽频式分码多重存取同步系统中,运用该系统之同步过程中之第一步骤所产生之主同步码(primary synchronization code, PSC),以将具有64个码群组(code group),每个码群组为15个码字元(code symbols)之该无逗式里德所罗门码加以解码,包含下列步骤:判定次同步码:将16组次同步码与该主同步码为参考値作同调性结合;找出该16组次同步码之最大値,以作为该无逗式里德所罗门码字元之加权数;进行一加权式比对,系比对该无逗式里德所罗门码字元,当该无逗式里德所罗门码字元相同时,将该加权数加入该无逗式里德所罗门码字元中;对接收之该无逗式里德所罗门码作15次循环位移并进行相关比对,得出一循环位移指标以决定一时框边界。12.如申请专利范围第11项所述之加权无逗式里德所罗门解码方法,该循环位移指标系依据下式获得:,其中,i为该15次循环之可能位移组合之指标;j是该64组可能的无逗式里德所罗门码的指标;Xi为接收到的该无逗式里德所罗门码由一解码电路进行i次向右循环位移之结果,X0系代表最初接收到之该无逗式里德所罗门码之任意循环位移结果,X1代表了最初接收到的无逗式里德所罗门码之任意循环位移结果再由该解码电路进行一次向右循环位移之结果;其中,Xi={x1, x2, x3, ……, x15},xk GF(16),1≦k≦15;Hj为64组可能的无逗式里德所罗门码之一,Hj={h1, h2, h3, ……, h15},hk GF(16),1≦k≦15;XiHj表示作该加权式的相关比对,并依据下式执行:,其中k表示相关比对之码字元的指标,wk表示码字元xk的加权数,xk hk表示比对xk和hk,若相同则结果为1,若不同则结果为0。13.一种加权无逗式里德所罗门解码电路,系接收一无逗式里德所罗门码并加以解码,包含:一输入型态产生器,用以将所收到的任意循环位移之无逗式里德所罗门码产生15种循环位移的组合及其对应之加权数,再以一心脉收缩阵列(systolicarray)之歪斜(skewed)形式加以输出;一加权式处理单元阵列,系由64 x 15个加权式处理单元所组成,用以接收该心脉收缩阵列之歪斜形式之无逗式里德所罗门码,并作加权式相关(correlative)比对以输出一加权式相关比对结果;及一边界处理单元阵列,系由64 x 1个边界处理单元所组成,负责找出该心脉收缩阵列之歪斜形式之该无逗式里德所罗门码同一列中,最大之该加权式相关比对结果以及找出各列中的最大结果,设定所得的指标为一解码结果。14.如申请专利范围第13项所述之加权无逗式里德所罗门解码电路,其中该输入型态产生器系由一位移暂存器、一强森计数器、及一遮罩组合电路所组成;该位移暂存器系接收该无逗式里德所罗门码之15个字码及其对应之加权数并加以位移输出为15组循环位移之该无逗式里德所罗门码及加权数;该强森计数器系用以发出一遮罩计数讯号至该组合电路当中;该遮罩组合电路即依据该遮罩计数讯号输出该心脉阵列式之歪斜形式之无逗式里德所罗门码及其对应之加权数。15.如申请专利范围第13项所述之加权无逗式里德所罗门解码电路,其中每个该加权式处理单元系由一第一、第二、第三与第四暂存器及一(XNOR-AND)组合电路、一累增器与一加权加法器所组成;该第一暂存器预存该无逗式里德所罗门码字元,该第二暂存器存接收的码字元以利向下方传递,该第三暂存器则存该相关比对结果,该第四暂存器则存一加权数;该(XNOR-AND)组合电路负责比对该第一暂存器与该第二暂存器中两个码字元是否相同;该加权加法器则依据该相关比对结果以决定是否将该加权数加入最后结果;该累增器则将比对结果加入最后结果。16.如申请专利范围第15项所述之加权无逗式里德所罗门解码电路,其中该加权数之获得,系于宽频式分码多重存取同步系统中,运用该系统之同步过程中之第一步骤所产生之主同步码,并依据下列步骤:判定次同步码:将16组次同步码与该主同步码为参考値作同调性结合;及找出该16组次同步码之最大値,以作为该加权数。17.如申请专利范围第13项所述之加权无逗式里德所罗门解码电路,其中每个该边界处理单元系由一第一、第二比较器及一组合电路所组成,该第一比较器负责比较同一列中的比对结果大小,该第二比较器用来比较不同列中的比较结果大小;该组合电路用来分别暂存该第一、第二比较器的暂时结果,以及在该第一比较器完成该列的比较后,将该列比较结果传送到该第二比较器进行比较。18.一种摺叠之加权无逗式里德所罗门解码电路,包含:一输入型态产生器,用以将所收到的任意循环位移之无逗式里德所罗门码产生15种循环位移的组合及其对应之加权数,再以一心脉收缩阵列(systolicarray)之歪斜(skewed)形式加以输出;复数对加权式处理单元阵列,系经由一64 x 15个加权式处理单元所组成之心脉收缩阵列摺叠至少一次而成,用以接收该心脉收缩阵列之歪斜形式之无逗式里德所罗门码,并作加权式相关(correlative)比对以输出一加权式相关比对结果;复数对边界处理单元阵列,系经由一64 x 1个边界处理单元之心脉收缩阵列摺叠至少一次而成,负责找出该心脉收缩阵列之歪斜形式之该无逗式里德所罗门码同一列中,最大之该加权式相关比对结果以及找出各列中的最大结果,设定所得的指标为一解码结果;及一更新机制,用以将预存于每个该处理单元中的码字元加以更新。19.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中摺叠该64 x 15个处理单元所组成之心脉收缩阵列与64 x 1个边界处理单元之心脉收缩阵列之次数,最佳者为两次。20.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中该输入型态产生器系由一位移暂存器、一强森计数器、及一遮罩组合电路所组成;该位移暂存器系接收该无逗式里德所罗门码之15个字码及其对应之加权数并加以位移输出为15组循环位移之该无逗式里德所罗门码及加权数;该强森计数器系用以发出一遮罩计数讯号至该组合电路当中;该遮罩组合电路即依据该遮罩计数讯号输出该心脉阵列式之歪斜形式之无逗式里德所罗门码及其对应之加权数。21.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中每个该加权式处理单元系由一第一、第二、第三与第四暂存器及一(XNOR-AND)组合电路、一累增器与一加权加法器所组成;该第一暂存器预存该无逗式里德所罗门码字元,该第二暂存器存接收的码字元以利向下方传递,该第三暂存器则存该相关比对结果,该第四暂存器则存一加权数;该(XNOR-AND)组合电路负责比对该第一暂存器与该第二暂存器中两个码字元是否相同;该加权加法器则依据该相关比对结果以决定是否将该加权数加入最后结果;该累增器则将比对结果加入最后结果。22.如申请专利范围第21项所述之摺叠之加权无逗式里德所罗门解码电路,其中该加权数之获得,系于宽频式分码多重存取同步系统中,运用该系统之同步过程中之第一步骤所产生之主同步码,并依据下列步骤:判定次同步码:将16组次同步码与该主同步码为参考値作同调性结合;及找出该16组次同步码之最大値,以作为该加权数。23.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中每个该加权式处理单元系由一第一、第二、第三与第四暂存器及一(XNOR-AND)组合电路、一累增器与一加权加法器所组成;该第一暂存器预存该无逗式里德所罗门码字元,该第二暂存器存接收的码字元以利向下方传递,该第三暂存器则存比对之结果,该第四暂存器则存存一加权数;该(XNOR-AND)组合电路负责比对该第一暂存器与该第二暂存器中两个码字元是否相同;该累增器则将加权式比对结果加入最后结果。24.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中每个该边界处理单元系由一第一、第二比较器及一组合电路所组成,该第一比较器负责比较同一列中的比对结果大小,该第二比较器用来比较不同列中的比较结果大小;该组合电路用来分别暂存两个比较器的暂时结果,以及在第一比较器完成该列的比较后,将该列比较结果传送到第二比较器进行比较。25.如申请专利范围第18项所述之摺叠之加权无逗式里德所罗门解码电路,其中该更新机制,系由复数个计数器、一唯读记忆体(ROM)之读取电路、一更新暂存器及一丛集分配电路所组成;该复数个计数器分别计算各个更新丛集所需更新的时间,共需计算15个更新丛集的更新时间,在更新时间到达时,由该唯读记忆体(ROM)之读取电路将预存的下一个区段之码字元读出来放到该更新暂存器中,再由该丛集分配电路将新的码字元对应地传送到该处理单元中的该第一暂存器,用以预存该无逗式里德所罗门码字元,以完成更新程序;该15个更新丛集,其形成系依照该心脉收缩阵列中执行的情形构成。图式简单说明:第1图为无逗式里德所门码在不同解码长度之解码效能比较图;第2图为心脉收缩阵列式架构之无逗式里德所罗门解码器,其中为接收的码字元,为相关比对之结果;第3图为输入型态产生器之架构图;第4图为处理单元的电路架构;第5A-5C图为64组无逗式里德所罗门码表及其摺叠后之区段表;第6图为边界处理单元的电路架构;第7图为摺叠式心脉收缩阵列式架构之无逗式里德所罗门解码器,摺叠次数为两次,阵列大小64 x 15缩小为16 x 15,但解码速度仍为94时脉周期;第8图为更新机制的电路架构;第9图为同步程序之第二步骤同调解码流程,同调的参考値来源为主同步解码器之在同一时片(chip)之解码结果;第10图为加权式解码(Weghted Decoding)和非加权式解码(Non-weighted Decoding)的效能比较图;第11图为加权式处理单元的电路架构;第12图为应用摺叠技术所得到的阵列大小及其解码所需时间;及第13图为各架构实现所需的闸数比较表。 |
