发明名称 具有可程式等待状态的微处理装置
摘要 本发明论及藉微控制器控制资料汇流排,计及记忆体输出驱动器需要有限量之时间,以在输出操作后,电释放汇流排。每一记忆体有一关联之等待状态数,供在读取操作后,及在次一I/O操作前,将微控制器选择性置于可变长度之等待状态。
申请公布号 TW518501 申请公布日期 2003.01.21
申请号 TW088123306 申请日期 1999.12.30
申请人 艾特梅尔公司 发明人 马克桑斯.奥拉斯
分类号 G06F3/00 主分类号 G06F3/00
代理机构 代理人 赖经臣 台北市松山区南京东路三段三四六号一一一二室
主权项 1.一种存取第一及第二记忆体之方法,于一种计算装置,其具有一第一记忆体及一第二记忆体,第一及第二记忆体耦合至一共用资料滙流排,包含下列步骤:使一第一等待状态値与第一记忆体关联;使一第二等待状态値与第二记忆体关联;自选定之记忆体之一读取资料;在完成读取步骤时,将计算装置置于等待状态一段与选定之记忆体关联之等待状态値成比例之时间;以及在该段时间终了时,进行第一及第二记忆体之另一者之次一I/O操作。2.如申请专利范围第1项之方法,其中读取步骤前面为写入至记忆体之一之步骤,紧接后面为读取步骤。3.如申请专利范围第1项之方法,其中自选定之记忆体之一读取资料之步骤,包括自共连续读取许多资料。4.如申请专利范围第1项之方法,其中将计算装置置于等待状态之步骤,包括选择与选定之记忆体关联之等待状态値,并计数至一等于该値之数。5.如申请专利范围第1项之方法,其中第一及第二记忆体为外部记忆体。6.如申请专利范围第1项之方法,其中第一及第二记忆体为内部记忆体。7.如申请专利范围第1项之方法,其中第一及第二等待状态値系依据第一及第二记忆体之各别输出电路之特征。8.如申请专利范围第7项之方法,其中第一及第二等待状态値系另依据计算装置所使用时脉之频率。9.如申请专利范围第7项之方法,其中该特征为在读取操作后,输出电路达成高阻抗状态所需要之时间。10.一种存取记忆体之方法,于一种计算装置,其具有一内部记忆体,一第一外部记忆体及一第二外部记忆体,第一及第二外部记忆体耦合至一共用资料滙流排,第一及第二外部记忆体具有对应之输出驱动器电路供输出资料,包含下列步骤:使一第一等待状态値与第一记忆体关联;使一第二等待状态値与第二记忆体关联;自选定之记忆体之一读出资料;在完成自第一记忆体读出资料步骤时,选择与选定之记忆体关联之等待状态値,并计数至一数等于该値;在完成自内部记忆体读出资料步骤时,进行次一I/O步骤,其中:i)如果次一I/O步骤为读取选定之外部记忆体以外之其他外部记忆体,则进入等待状态,直到已完成计数之步骤;ii)如果次一I/O步骤为读取选定之外部记忆体,则立即进行次一I/O步骤。11.如申请专利范围第10项之方法,其中等待状态値系依据各别输出驱动器电路达成高阻抗状态所需要之时间。12.如申请专利范围第10项之方法,其中如果次一I/O步骤为写入至外部记忆体之一,则进入等待状态,直到已完成计数。13.如申请专利范围第12项之方法,其中如果I/O步骤为写入第二外部记忆体,则进入等待状态,直到已完成计数。14.如申请专利范围第10项之方法,其中自第一外部记忆体读出资料之步骤,包括自其连续读取许多资料。15.一种微处理装置,包含:一系统滙流排(120);逻辑(110,152),耦合至系统滙流排,该逻辑有至少一第一内部记忆体(114a)及一第一讯号(s108)之一第一输出,在外部记忆体之读取操作,第一讯号有第一逻辑状态,否则有第二逻辑状态;至少一第一外部记忆体(130),耦合至系统滙流排;一等待状态电路(160),有一第二讯号(s150)之第二输出耦合至逻辑(110,152),从而逻辑响应被认定第二讯号而进入等待状态;一外部滙流排控制电路(170),有一计数电路(202,204,206),一比较电路(220),及一第三讯号(s152)之第三输出耦合至等待状态电路(160),从而等待状态电路响应第三讯号被认定及解除认定而认定及解除认定第二讯号;以及资料装置(140,142),供储存许多等待状态値,等待状态値之一对应于该第一外部记忆体(130);外部滙流排控制电路(170),认定第三讯号(s152)为第一讯号(s108)之状态之函数;计数电路(202,204,206),响应第一讯号自第一逻辑状态改变至第二逻辑状态,而起始一计数顺序;比较电路(220),有一第一输入耦合至资料装置(140,142),以接收选定之等待状态値之一,及一第二输入耦合为接收一自计数器所输出之计数;比较电路在其输入变成相等时,解除认定第三讯号。16.如申请专利范围第15项之微处理器装置,其中逻辑(110,152)产生记忆体位址(s140),并且资料装置(140,142)包括一选择器(140),供响应一所产生之记忆体位址而产生等待状态値之一。17.如申请专利范围第15项之装置,其中逻辑(110,152)包括一第四讯号(s110)之第四输出,指示至同一记忆体之连续读取操作,第四输出耦合至外部滙流排控制电路(170),外部滙流排控制电路另认定第三讯号为第四讯号之状态之函数。18.如申请专利范围第15项之计算装置,另包括程式规划装置(180),供将等待状态数选择性载入至资料装置(140,142)。图式简单说明:图1为一种根据本发明之资料处理系统之方块图。图2为图1中所示外部滙流排应答逻辑之方块图。图3-6为定时图,例示根据本发明之记忆体存取方案,其资料处理系统之各种操作组态。图7为资料处理系统之一种替代性实施例之方块图。
地址 美国