| 主权项 |
1.一种在半导体底材上制造铜镶嵌(damascene)结构之方法,该方法至少包括下列步骤:形成介电层于该半导体底材上;蚀刻该介电层以形成开口于该介电层上,其中该开口用以曝露出该半导体底材上表面;形成阻障层于该开口之侧壁与所曝露的该半导体底材上表面,其中形成该阻障层之温度大于250℃,以降低该阻障层之结构应力;形成铜晶种层于该阻障层之上表面;进行化学电镀(ECP)反应以形成铜层于该铜晶种层上表面,且填充于该开口中;且对该半导体底材进行化学机械研磨程序,以移除位于该介电层上表面之部份该铜层、该铜晶种层与该阻障层,并定义铜镶嵌结构于该开口之中。2.如申请专利范围第1项之方法,其中在形成该介电层于该半导体底材上前,更包括形成各式元件或材料层于该半导体底材上之步骤。3.如申请专利范围第1项之方法,其中上述之阻障层可选择钽(Ta)、氮化钽(TaN)或其任意组合,且形成该阻障层之温度约250至400℃。4.如申请专利范围第1项之方法,其中上述之铜晶种层具有约500至2500埃之厚度。5.如申请专利范围第1项之方法,其中上述之阻障层厚度约为100至500埃。6.如申请专利范围第1项之方法,其中在形成该阻障层后,可对该半导体底材进行降温程序。7.如申请专利范围第1项之方法,其中上述之化学电镀程序是将该半导体底材沉浸于硫酸铜溶液中,并藉着将该铜晶种层电性连接至阴极导线,以便位于硫酸铜溶液中之铜离子,可还原并沉积于该铜晶种层表面。8.如申请专利范围第1项之方法,其中上述之铜镶嵌结构为介电层间铜连线(via)。9.如申请专利范围第1项之方法,其中上述之铜镶嵌结构为铜导电插塞(plug)。10.一种在半导体底材上制造铜镶嵌(damascene)结构之方法,该方法至少包括下列步骤:形成介电层于该半导体底材上;蚀刻该介电层以形成开口于该介电层上,其中该开口用以曝露出该半导体底材之上表面;形成阻障层于该开口之侧壁与所曝露的该半导体底材上表面;对该半导体底材进行热回火程序,其中该热回火程序之温度约为250至400℃,以降低该阻障层之结构应力;形成铜晶种层于该阻障层之上表面;进行化学电镀(ECP)反应以形成铜层于铜晶种层上表面,且填充于该开口中;且对该半导体底材进行化学机械研磨程序,以移除位于该介电层上表面之部份该铜层、该铜晶种层与该阻障层,并定义铜镶嵌结构于该开口之中。11.如申请专利范围第10项之方法,其中在形成该介电层于该半导体底材上前,更包括形成各式元件或材料层于该半导体底材上之步骤。12.如申请专利范围第10项之方法,其中上述之阻障层可选择钽(Ta)、氮化钽(TaN)或其任意组合。13.如申请专利范围第10项之方法,其中上述之铜晶种层具有约500至2500埃之厚度。14.如申请专利范围第10项之方法,其中上述之阻障层厚度约为100至500埃。15.如申请专利范围第10项之方法,其中上述之热回火程序持续约3至60分钟。16.如申请专利范围第10项之方法,其中上述之化学电镀程序是将该半导体底材沉浸于硫酸铜溶液中,并藉着将该铜晶种层电性连接至阴极导线,以便位于硫酸铜溶液中之铜离子,可还原并沉积于该铜晶种层表面。17.如申请专利范围第10项之方法,其中上述之铜镶嵌结构为介电层间铜连线(via)。18.如申请专利范围第10项之方法,其中上述之铜镶嵌结构为铜导电插塞(plug)。图式简单说明:第一图为半导体晶片之截面图,显示根据传统技术在半导体底材上形成铜镶嵌结构之步骤;第二图为半导体晶片之截面图,显示根据本发明技术在半导体底材上依序形成阻障层与铜晶种层于开口中之步骤;第三图为半导体晶片之截面图,显示根据本发明技术在半导体底材上形成铜镶嵌结构之步骤;第四-六图为半导体晶片之截面图,显示根据本发明第一实施例在半导体底材上制作单一铜镶嵌(Cusingle damascene)结构之步骤;及第七-九图为半导体晶片之截面图,显示根据本发明第二实施例在半导体底材上制作双重铜镶嵌(Cudual damascene)结构之步骤。 |
