| 主权项 |
1.一种P通道(P-channel)快闪记忆单元(flash memory cell),包含有:一N型掺杂基底;一浮动闸极,形成于该N型掺杂基底上并藉由一隧穿氧化层与该N型掺杂基底隔离;一控制闸极,堆叠于该浮动闸极上,并藉由一ONO介电层与该浮动闸极隔离;一P+掺杂源极(P+ source)以及一P+掺杂汲极(P+ drain);以及一N型掺杂延伸区(N doped extension region)紧邻于该P+掺杂汲极形成于该浮动闸极下方该N型掺杂基底之一P通道区域中;其中该P+掺杂汲极与该浮动闸极重叠区域系定义为一汲极对闸极重叠区域(drain-to-gate overlap region),而该N型掺杂延伸区系用来加强该汲极对闸极重叠区域附近的侧向电场(lateral field),使该汲极对闸极重叠区域附近之价带电子加速。2.如申请专利范围第1项之P通道快闪记忆单元,其中该P通道快闪记忆单元系利用带对带穿透(band-to-band tunneling, BTBT)机制写入。3.如申请专利范围第1项之P通道快闪记忆单元,其中该N型掺杂基底系利用一植入剂量约为1E12~1E13cm-2之磷植入。4.如申请专利范围第1项之P通道快闪记忆单元,其中该P+掺杂源极以及该P+掺杂汲极系植入BF2,其植入剂量约为1E15cm-2。5.如申请专利范围第1项之P通道快闪记忆单元,其中该N型掺杂延伸区系利用一磷口袋离子布植形成。6.如申请专利范围第5项之P通道快闪记忆单元,其中该磷口袋离子布植之植入剂量约为1E13~1E14cm-2。7.一种PMOS双电晶体(2T)快闪记忆单元,其中该PMOS-2T快闪记忆单元系形成于一N型井区域中,该PMOS-2T快闪记忆单元包含有:一PMOS浮动闸极电晶体,包含有:一浮动闸极,形成于该N型井上并藉由一隧穿氧化层与该N型井隔离;一控制闸极,堆叠于该控制闸极上,并藉由一ONO介电层与该浮动闸极隔离;一第一P+扩散区,作为该PMOS浮动闸极电晶体之源极;一第二P+扩散区,作为该PMOS浮动闸极电晶体之汲极;以及一N型掺杂延伸区(N doped extension region)紧邻于该第二P+扩散区形成于该浮动闸极下方该N型井中;以及一PMOS选择电晶体(select transistor),该PMOS选择电晶体具有一P+汲极电连接(coupled to)一位元线、一选择闸极以及一P+源极电连接该第二P+扩散区;其中该第二P+扩散区与该浮动闸极重叠区域系定义为一汲极对闸极重叠区域(drain-to-gate overlapregion),而该N型掺杂延伸区系用来加强该汲极对闸极重叠区域附近的侧向电场(lateral field),使该汲极对闸极重叠区域附近之价带电子加速。8.如申请专利范围第7项之PMOS双电晶体(2T)快闪记忆单元,其中该PMOS双电晶体快闪记忆单元系利用BTBT(band-to-band tunneling)机制写入。9.如申请专利范围第7项之PMOS双电晶体(2T)快闪记忆单元,其中该N型井系利用一植入剂量约为1E12~1E13cm-2之磷植入形成。10.如申请专利范围第7项之PMOS双电晶体(2T)快闪记忆单元,其中该第一P+扩散区以及该第二P+扩散区系皆植入BF2,其植入剂量约为1E15 cm-2。11.如申请专利范围第7项之PMOS双电晶体(2T)快闪记忆单元,其中该N型掺杂延伸区系利用一磷口袋离子布植形成。12.如申请专利范围第11项之PMOS双电晶体(2T)快闪记忆单元,其中该磷口袋离子布植之植入剂量约为1E13~1E14cm-2。13.如申请专利范围第7项之PMOS双电晶体(2T)快闪记忆单元,其中该PMOS选择电晶体系用来控制流入该浮动闸极电晶体之电流。图式简单说明:图一(a)显示一典型P通道快闪记忆体单元之剖面示意图。图一(b)显示图一(a)中沿着AA'切线之能带图。图二为本发明一P通道快闪记忆单元的剖面示意图。图三为本发明另一实施例一2T快闪记忆体单元之示意图。 |
