| 主权项 |
1.一种位址解码器电路,包含:一闸电压供应者电路有一高压部分和一低压部分,此高压部分系大体上自低压部分隔离,此闸电压供应者电路接收数个位址信号和一闸电压;以及一闸电压选择电路,此闸电压选择电路提供闸电压至闸电压供应者电路俾使用作为闸电压供应者电路之输出。2.如申请专利范围第1项之位址解码器电路,其中此闸电压供应者电路提供此闸电压作为一输出于此位址信号指示状况系符合用以产生此闸电压输出时。3.如申请专利范围第2项之位址解码器电路,其中闸电压供应者电路之高压部分包含数个高压电晶体提供一导管供来自闸电压选择电路之闸电压至闸电压供应者电路之输出用。4.如申请专利范围第2项之位址解码器电路,其中闸电压供应者电路之低压部分包含数个低压电晶体,提供一导管供来自闸电压选择电路之闸电压至闸电压供应者电路之输出用,并旁通此闸电压供应者电路之高压部分。5.如申请专利范围第4项之位址解码器电路,其中闸电压供应者电路之低压部分包含:一第二低压电晶体结合至闸电压供应者电路之输出和闸电压供应者电路之高压部分;一第一低压电晶体结合至一基准电压和第二低压电晶体,此第一低压电晶体作用如一开关以接上此第二低压电晶体;一反及闸结合至位址信号;一第一反相器接收一读取信号;一第二反相器结合至此反及闸以及此第一和第二低压电晶体;以及一第三低压电晶体结合至第一和第二反相器,此反及闸以及此第二低压电晶体。6.如申请专利范围第3项之位址解码器电路,其中闸电压供应者电路之高压部分包含:一共用接地线;一第一高压电晶体结合至闸电压供应者电路之输出,闸电压供应者电路之低压部分以及至共用接地线;一第二电压电晶体结合至闸电压选择电路之输出,此第一高压电晶体和闸电压供应者电路之输出;以及一第三电压电晶体,结合至闸电压选择电路之输出,此第一和第二高压电晶体以及闸电压供应者电路之输出。7.一种快闪记忆体,包含:数个记忆体单元;一行解码器电路接收位址信号,并产生行解码之信号,此行解码器电路包含:一闸电压供应者电路有一高压部分和一低压部分,此高压部分系大体上自低压部分隔离,此闸电压供应者电路接收数个位址信号和闸电压,以及一闸电压选择电路,此闸电压选择电路提供此闸电压至闸电压供应者电路,俾用作此闸电压供应者电路之输出;以及一列解码器电路,接收位址信号并产生列解码信号,每一列解码信号与记忆体单元之一列相关联,并结合至此相关联列内记忆体单元之控制闸。8.如申请专利范围第7项之快闪记忆体,其中此列解码器电路包含:一闸电压供应者电路有一高压部分和一低压部分,此高压部分系大体上自此低压部分隔离,此闸电压供应者电路接收数个位址信号和一闸电压;以及一闸电压选择电路,此闸电压选择电路提供闸电压至闸电压供应者电路,俾用作此闸电压供应者电路之输出。9.如申请专利范围第8项之快闪记忆体,另包含数个写出放大器结合至每一此数个记忆体单元段。10.如申请专利范围第8项之快闪记忆体,另包含数个感测放大器经结合至每一数个记忆体单元段。图式简单说明:第1图系本发明之一快闪记忆体装置之顶层方块图;第2图系一时钟控制电路之一具体例之一顶层方块图;第3图系第2图之时钟控制电路之移录器组合之一具体例之方块图;第4图系第3图内移录器组合中移录器之一之示意图;第5图系第2图之触发信号产生电路之一具体例之示意图;第6图系第2图之时钟缓冲器之一具体例之示意图;第7图系一定时图,说明使用第2图之时钟控制电路之不同信号之间之关系;第8图系第1图之资料定时电路之具体例之示意图;第9(a)图系一组延伸之感测缓冲器电路之一具体例之示意图;第9(b)图系一再设定延伸之感测缓冲器电路之一具体例之示意图;第10图系一定时图,说明使用第8图之资料定时电路之不同信号之间之相互作用;第11图系一位址解码器电路之方块图,它系被使用作为一列解码器电路和一行解码器电路两者;第12A图系一传统式位址解码器电路之闸电压选择电路;第12B图系一传统式位址解码器电路之一个闸电压供应者电路;第13图系本发明之一个闸电压供应者电路;第14图系一传统式位址排序器;第15a图系用于偶数位址信号之本发明之改良之位址信号发生器之一具体例;第15b图系用于奇数位址信号之本发明之改良之位址信号发生器之一具体例;第15c图系信号延迟线路供使用本发明之位址信号产生器之位址信号之产生用者;第16a图系用于奇数位址信号之本发明之位址信号产生器之一具体例;第16b图系用于偶数位址信号之本发明之位址信号产生器之一具体例;第16c图系一信号延迟线路供使用本发明之位址信号产生器之位址信号之产生用者;第17图系本发明之位址排序器之一具体例之方块图;第18图系一资料感测计划之一具体例之方块图;以及第19图系高压比较器之一具体例之示意图。 |
