| 主权项 |
1.一种提供具一或多个穿孔之半导体结构之方法,该半导体结构具一前表以及一大抵上与该前表相对配置之后表,该方法包括步骤:-自一或多个背表区中之背表蚀刻半导体结构,该一或多个背表区系与一或多个穿孔位置相对应或覆盖其上,以及-自一或多个前表区中之前表蚀刻半导体结构,该一或多个前表区系与一或多个穿孔位置相对应或覆盖其上。2.如申请专利范围第1项之方法,其中半导体结构系一矽结构。3.如申请专利范围第1项之方法,其中半导体结构包括一或多个单晶半导体层。4.如申请专利范围第1项之方法,其中半导体结构包括一与该背表相对之第一半导体层,一与该前表相对之第二半导体层,以及一大抵上配置于第一及第二半导体层间之蚀阻层,该方法更包括步骤:-自背表蚀经第一半导体层,-当露出该蚀阻层之背部时即停止自背表蚀刻,该蚀阻层之该背部系与一或多个背表区相对应,-自前表蚀经第二半导体层,-当露出该蚀阻层之前部时即停止自前表蚀刻,该蚀阻层之该前部系与一或多个前表区相对应,以及-在施行蚀刻步骤后,藉由移除至少部分蚀阻层而形成一或多个穿孔,其中该蚀阻层系与各一或多个穿孔相对应。5.如申请专利范围第4项之方法,其中蚀阻层大抵上平行于背表及/或前表。6.如申请专利范围第4项之方法,其中蚀阻层厚度小于5m。7.如申请专利范围第6项之方法,其中蚀阻层厚度介于0.25m与2m之间。8.如申请专利范围第7项之方法,其中蚀阻层厚度介于0.5m与1.5m之间。9.如申请专利范围第8项之方法,其中蚀阻层厚度趋近1m。10.如申请专利范围第6项之方法,其中蚀阻层厚度小于100nm。11.如申请专利范围第10项之方法,其中蚀阻层厚度介于10nm与80nm之间。12.如申请专利范围第11项之方法,其中蚀阻层厚度介于30nm与60nm之间。13.如申请专利范围第12项之方法,其中蚀阻层厚度趋近50nn。14.如申请专利范围第4项之方法,其中第一半导体层厚度大于第二半导体层。15.如申请专利范围第14项之方法,其中第一半导体层厚度至少为第二半导体层厚度的2倍,诸如至少3倍,诸如至少4倍,诸如至少5倍,诸如至少6倍,诸如至少8倍,诸如至少10倍,诸如至少12倍,或诸如至少14倍。16.如申请专利范围第4项之方法,其中背表面之蚀刻包括露出一蚀阻层之大背面,该大背面面积大于任一蚀阻层之露出前部。17.如申请专利范围第16项之方法,其中该背部面积至少为任一该露出前部面积的100倍。18.如申请专利范围第4项之方法,其中第二半导体层厚度介于5m与30m之间。19.如申请专利范围第18项之方法,其中第二半导体层厚度介于10m与25m之间。20.如申请专利范围第19项之方法,其中第二半导体层厚度介于15m与22m之间。21.如申请专利范围第20项之方法,其中第二半导体层厚度趋近20m。22.如申请专利范围第4项之方法,其中第一半导体层厚度介于200m与1000m之间。23.如申请专利范围第22项之方法,其中第一半导体层厚度介于250m与500m之间。24.如申请专利范围第23项之方法,其中第一半导体层厚度介于300m与400m之间。25.如申请专利范围第4项之方法,其中蚀阻层包括矽氮化物。26.如申请专利范围第4项之方法,其中蚀阻层包括矽氮氧化物。27.如申请专利范围第4项之方法,其中蚀阻层包括一夹心层,其包括至少二氧化矽、矽氮化物及矽氮氧化物之可供选择层。28.如申请专利范围第4项之方法,其中蚀阻层包括二氧化矽。29.如申请专利范围第28项之方法,其中第一半导体层系一第一矽基板,该方法更包括在该第一矽基板表面上形成二氧化矽层而提供一蚀阻层之步骤。30.如申请专利范围第28项之方法,其中第二半导体层系一第二矽基板,该方法更包括在该第二矽基板表面上形成二氧化矽层而提供一蚀阻层之步骤。31.如申请专利范围第29或30项之方法,更包括固接第一及第二矽基板使得二氧化矽层配置于其间而形成蚀阻层之步骤。32.如申请专利范围第31项之方法,其中固接步骤之施行,系利用热矽熔接制程接合第一及第二矽基板。33.如申请专利范围第32项之方法,更包括在一化学机械抛光(CMP)制程之后接着的研磨制程,俾缩减第二矽基板厚度之步骤,该缩减步骤系在固接步骤之后施行。34.如申请专利范围第4项之方法,其中对一指定穿孔而言,即有一蚀穿第二半导体层之对应孔,以及指定穿孔之横剖面系与藉此露出之蚀阻层前部相对应。35.如申请专利范围第4项之方法,其中第一及/或第二半导体层系为单晶。36.如申请专利范围第4项之方法,其中第一及第二半导体层系为单晶矽层。37.如申请专利范围第36项之方法,其中第一及第二半导体层系为具<100>或<110>晶表幅向之单晶层。38.如申请专利范围第37项之方法,其中第一及第二半导体层系为具<100>结晶幅向之单晶矽层,以及自背表蚀刻包括在长约2mm且宽约2mm之背表区中蚀刻。39.如申请专利范围第38项之方法,其中第一矽层厚度约为350m,以及自背表经第一矽层之该蚀刻露出蚀阻层之对应背部长约1.5mm且宽约1.5mm。40.如申请专利范围第38项之方法,其中自前表之蚀刻包括在一长约33m且宽约33m之前表区的蚀刻。41.如申请专利范围第40项之方法,其中第二矽层之厚度约为20m,以及自前表经第二矽层之该蚀刻露出蚀阻层之对应前部长约5m且宽约5m。42.如申请专利范围第4项之方法,其中大抵上蚀阻层对背及前蚀刻制程之蚀阻分别高于第一及第二半导体层。43.如申请专利范围第1项之方法,其中一或多个穿孔之横剖面尺寸小于8m8m。44.如申请专利范围第43项之方法,其中一或多个穿孔之横剖面尺寸小于7m7m。45.如申请专利范围第44项之方法,其中一或多个穿孔之横剖面尺寸约为5m5m。46.如申请专利范围第1项之方法,其中施行蚀刻步骤之蚀刻率介于0.8m/min与1.6m/min之间。47.如申请专利范围第46项之方法,其中施行蚀刻步骤之蚀刻率介于1.0m/min与1.4m/min之间。48.如申请专利范围第47项之方法,其中施行蚀刻步骤之蚀刻率约为1.2m/min。49.如申请专利范围第1项之方法,其中半导体结构系供元件封装之用之遮盖。。50.如申请专利范围第49项之方法,其中半导体结构系供光电元件封装之用之遮盖。51.如申请专利范围第1项之方法,更包括密封至少一或多个穿孔之一的步骤。52.如申请专利范围第51项之方法,其中密封步骤系藉由馈穿金属化制程施行之。53.如申请专利范围第52项之方法,其中密封步骤包括步骤:-提供一粘着层,-提供一电镀基底,-提供一馈穿金属化,-提供一扩散障壁,-提供一湿化层,以及-提供一抗氧化障壁。54.如申请专利范围第1项之方法,更包括固接一积体电路于半导体结构上之步骤。55.如申请专利范围第1项之方法,更包括在蚀刻步骤前,对半导体结构前表之预制程步骤。56.如申请专利范围第55项之方法,其中预制程结构系一被动电子元件。57.如申请专利范围第55项之方法,其中预制程结构系一主动电子元件。58.如申请专利范围第55项之方法,其中预制程结构系一电子积体电路。59.如申请专利范围第1项之方法,更包括固接一冷却构件于半导体结构上之步骤。60.如申请专利范围第59项之方法,其中冷却构件系一Peltier构件。61.如申请专利范围第1项之方法,其中仅具一穿孔,以及自背表之蚀刻包括在一背表区之蚀刻,该背表区系与该穿孔位置相对应或覆盖其上,以及自前表之蚀刻包括在一前表区之蚀刻,该前表区系与该穿孔位置相对应或覆盖其上。62.如申请专利范围第1项之方法,其中具复数个穿孔,以及自背表之蚀刻包括在一背表区之蚀刻,该背表区系与该复数个穿孔位置相对应或覆盖其上,以及自前表之蚀刻包括在一前表区之蚀刻,该前表区系与该复数个穿孔位置相对应或覆盖其上。63.如申请专利范围第1项之方法,其中具复数个穿孔,以及自背表之蚀刻包括在数个背表区之蚀刻,而至少两该背表区各与一或多个该复数个穿孔位置相对应或覆盖其上,以及自前表之蚀刻包括在复数个前表区之蚀刻,该复数个前表区系与该复数个穿孔位置相对应。64.如申请专利范围第62项之方法,其中复数个穿孔系以阵列配置。65.如申请专利范围第64项之方法,其中以阵列配置之复数个穿孔在前表之间距介于5m与10m之间。66.如申请专利范围第1项之方法,其中半导体结构之电阻率小于20kcm。67.如申请专利范围第66项之方法,其中半导体结构之电阻率介于1kcm与20kcm之间。68.如申请专利范围第67项之方法,其中半导体结构之电阻率介于1kcm与15kcm之间。69.如申请专利范围第68项之方法,其中半导体结构之电阻率介于1kcm与10kcm之间。70.如申请专利范围第69项之方法,其中半导体结构之电阻率介于1kcm与6kcm之间。71.如申请专利范围第70项之方法,其中半导体结构之电阻率介于2kcm与5kcm之间。72.如申请专利范围第71项之方法,其中半导体结构之电阻率介于3kcm与4kcm之间。73.如申请专利范围第66项之方法,更包括提供经馈穿孔之馈穿金属化步骤。74.如申请专利范围第73项之方法,其中馈穿金属化长度小于1mm。75.如申请专利范围第74项之方法,其中馈穿金属化长度小于0.75mm。76.如申请专利范围第75项之方法,其中馈穿金属化长度小于0.6mm。77.如申请专利范围第76项之方法,其中馈穿金属化长度小于0.5mm。78.如申请专利范围第73项之方法,其中馈穿金属化宽度小于40m。79.如申请专利范围第78项之方法,其中馈穿金属化宽度小于30m。80.如申请专利范围第79项之方法,其中馈穿金属化宽度小于25m。81.如申请专利范围第80项之方法,其中馈穿金属化宽度趋近20m。82.如申请专利范围第73项之方法,其中馈穿金属化厚度大于1m。83.如申请专利范围第82项之方法,其中馈穿金属化厚度大于3m。84.如申请专利范围第83项之方法,其中馈穿金属化厚度趋近5m。85.如申请专利范围第1项之方法,其中自背表之蚀刻至少部分蚀经半导体结构。86.如申请专利范围第1项之方法,其中自前表之蚀刻至少部分蚀经半导体结构。87.如申请专利范围第1项之方法,其中自背表之蚀刻仅部分蚀经半导体结构。88.如申请专利范围第1项之方法,其中自前表之蚀刻仅部分蚀经半导体结构。89.如申请专利范围第1项之方法,其中一或多个背表区之蚀刻包括对一或多个大背表区之蚀刻,其大于任一前表区,该前表区系与一穿孔位置相对应或覆盖其上,并自前表蚀刻。90.如申请专利范围第89项之方法,其中大背表区之面积至少为任一该前表区的100倍。91.如申请专利范围第1项之方法,其中背与前表大抵上平行。92.如申请专利范围第1项之方法,其中背蚀刻步骤及/或前蚀刻步骤包括利用液态化学蚀刻制程之步骤。93.如申请专利范围第1项之方法,其中背蚀刻步骤及/或前蚀刻步骤包括利用异向性蚀刻制程之步骤。94.如申请专利范围第1项之方法,其中背与前蚀刻步骤系利用氢氧化钾水溶液施行之。95.一种半导体结构,包括:-一前表,-一背表,其大抵上与该前表相对配置,以及-一或多个穿孔,其中至少一或多个穿孔之一已自背表及前表蚀刻提供之。96.如申请专利范围第95项之半导体结构,其中半导体结构系一矽结构。97.如申请专利范围第95项之半导体结构,其中半导体结构包括一或多个单晶半导体层。98.如申请专利范围第95项之半导体结构,其中半导体结构包括与一与该背表相对之第一半导体层,一与该前表相对之第二半导体层,以及一大抵上配置于第一及第二半导体层间之蚀阻层,该大抵上蚀阻层系在形成一或多个穿孔时充做蚀刻阻绝之用。99.如申请专利范围第98项之半导体结构,其中蚀阻层大抵上与背表及/或前表平行。100.如申请专利范围第98项之半导体结构,其中蚀阻层厚度小于5m。101.如申请专利范围第100项之半导体结构,其中蚀阻层厚度介于0.25m与2m之间。102.如申请专利范围第101项之半导体结构,其中蚀阻层厚度介于0.5m与1.5m之间。103.如申请专利范围第102项之半导体结构,其中蚀阻层厚度趋近1m。104.如申请专利范围第100项之半导体结构,其中蚀阻层厚度小于100nm。105.如申请专利范围第104项之半导体结构,其中蚀阻层厚度介于10nm与80nm之间。106.如申请专利范围第105项之半导体结构,其中蚀阻层厚度介于30nm与60nm之间。107.如申请专利范围第106项之半导体结构,其中蚀阻层厚度趋近50nm。108.如申请专利范围第98项之半导体结构,其中第一半导体层厚度大于第二半导体层。109.如申请专利范围第108项之半导体结构,其中第一半导体层厚度至少为第二半导体层厚度的2倍,诸如至少3倍,诸如至少4倍,诸如至少5倍,诸如至少6倍,诸如至少8倍,诸如至少10倍,诸如至少12倍,或诸如至少14倍。110.如申请专利范围第98项之半导体结构,其中蚀刻背表区露出蚀阻层之大背部,该大背部面积大于任一蚀阻层之露出前部。111.如申请专利范围第110项之半导体结构,其中该大背部面积至少为任一该露出前部面积的100倍。112.如申请专利范围第98项之半导体结构,其中第二半导体层厚度介于5m与30m之间。113.如申请专利范围第112项之半导体结构,其中第二半导体层厚度介于10m与25m之间。114.如申请专利范围第113项之半导体结构,其中第二半导体层厚度介于15m与22m之间。115.如申请专利范围第114项之半导体结构,其中第二半导体层厚度趋近20m。116.如申请专利范围第98项之半导体结构,其中第一半导体层厚度介于200m与1000m之间。117.如申请专利范围第116项之半导体结构,其中第一半导体层厚度介于250m与500m之间。118.如申请专利范围第117项之半导体结构,其中第一半导体层厚度介于300m与400m之间。119.如申请专利范围第98项之半导体结构,其中蚀阻层包括矽氮化物。120.如申请专利范围第98项之半导体结构,其中蚀阻层包括矽氮氧化物。121.如申请专利范围第98项之半导体结构,其中蚀阻层包括一夹心层,其包括至少二氧化矽、矽氮化物及矽氮氧化物之可供选择层。122.如申请专利范围第98项之半导体结构,其中蚀阻层包括二氧化矽。123.如申请专利范围第122项之半导体结构,其中第一半导体层系一第一矽基板,以及蚀阻层包含在该第一矽基板表面上形成之二氧化矽层。124.如申请专利范围第122项之半导体结构,其中第二半导体层系一第二矽基板,以及蚀阻层包含在该第一矽基板表面上形成之二氧化矽层。125.如申请专利范围第123或124项之半导体结构,其中固接第一及第二矽基板使得二氧化矽层配置于其间而形成蚀阻层。126.如申请专利范围第125项之半导体结构,其中利用热矽熔接制程接合第一及第二矽基板。127.如申请专利范围第126项之半导体结构,其中在将第二矽基板接合或粘接于第一矽基板后,利用化学机械抛光(CMP)制程以及随后之研磨制程缩减第二矽基板厚度。128.如申请专利范围第98项之半导体结构,其中对一指定穿孔而言,即有一蚀穿第二半导体层之对应孔,以及指定穿孔之横剖面系与藉此露出之蚀阻层前部相对应。129.如申请专利范围第98项之半导体结构,其中第一及/或第二半导体层系为单晶。130.如申请专利范围第98项之半导体结构,其中第一及第二半导体层系为单晶矽层。131.如申请专利范围第130项之半导体结构,其中第一及第二半导体层系为具<100>或<110>晶表幅向之单晶层。132.如申请专利范围第131项之半导体结构,其中第一及第二半导体层系为具<100>结晶幅向之单晶矽层,以及自背表蚀刻系在长约2mm且宽约2mm之背表区中蚀刻施行之。133.如申请专利范围第132项之半导体结构,其中第一矽层厚度约为350m,以及自背表经第一矽层之蚀刻露出蚀阻层之对应背部长约1.5mm且宽约1.5mm。134.如申请专利范围第132项之半导体结构,其中前表之蚀刻系在一长约33m且宽约33m之前表区为之。135.如申请专利范围第134项之半导体结构,其中第二矽层之厚度约为20m,以及自前表经第二矽层之蚀刻露出蚀阻层之对应前部长约5m且宽约5m。136.如申请专利范围第98项之半导体结构,其中大抵上蚀阻层对背及前蚀刻制程之蚀阻分别高于第一及第二半导体层。137.如申请专利范围第95项之半导体结构,其中穿孔尺寸小于8m8m。138.如申请专利范围第137项之半导体结构,其中一或多个穿孔之横剖面尺寸小于7m7m。139.如申请专利范围第138项之半导体结构,其中一或多个穿孔之横剖面尺寸约为5mx5m。140.如申请专利范围第95项之半导体结构,其中半导体结构系供元件封装之用之遮盖。141.如申请专利范围第140项之半导体结构,其中半导体结构系供光电元件封装之用之遮盖。142.如申请专利范围第95项之半导体结构,其中至少密封一或多个穿孔之一。143.如申请专利范围第142项之半导体结构,其中至少至少一穿孔之一的密封系藉由馈穿金属化制程施行之。144.如申请专利范围第143项之半导体结构,其中馈穿金属化更包括一扩散障壁。145.如申请专利范围第143项之半导体结构,其中密封材质包含一非贵金属。146.如申请专利范围第145项之半导体结构,其中密封材质含铜。147.如申请专利范围第145项之半导体结构,其中密封材质及/或扩散障壁含镍。148.如申请专利范围第95项之半导体结构,更具一固接于其上之积体电路。149.如申请专利范围第95项之半导体结构,其中已在穿孔蚀刻前预处理半导体结构前表。150.如申请专利范围第149项之半导体结构,其中预处理结构系一被动电子元件。151.如申请专利范围第149项之半导体结构,其中预处理结构系一主动电子元件。152.如申请专利范围第149项之半导体结构,其中预处理结构系一电子积体电路。153.如申请专利范围第95项之半导体结构,更具一固接于其上之冷却构件。154.如申请专利范围第153项之半导体结构,其中冷却构件系一Peltier构件。155.如申请专利范围第95项之半导体结构,该半导体结构仅具一穿孔,以及其中自背表之蚀刻已在一背表区蚀刻施行之,该背表区系与该穿孔位置相对应或覆盖其上,以及自前表之蚀刻系在一前表区蚀刻施行之,该前表区系与该穿孔位置相对应或覆盖其上。156.如申请专利范围第95项之半导体结构,该半导体结构具复数个穿孔,其中自背表之蚀刻已在一背表区蚀刻施行之,该背表区系与该复数个穿孔位置相对应或覆盖其上,以及其中自前表之蚀刻已在复数个前表区蚀刻施行之,该复数个前表区系与该复数个穿孔位置相对应。157.如申请专利范围第95项之半导体结构,该半导体结构具复数个穿孔,以及自背表之蚀刻已在数个背表区蚀刻施行之,而至少两该背表区各与一或多个该复数个穿孔位置相对应或覆盖其上,以及其中自前表之蚀刻已在复数个前表区蚀刻施行之,该复数个前表区系与该复数个穿孔位置相对应。158.如申请专利范围第156项之半导体结构,其中复数个穿孔系以阵列配置。159.如申请专利范围第158项之半导体结构,其中以阵列配置之穿孔在前表之间距介于5m与10m。160.如申请专利范围第95项之半导体结构,其中半导体结构之电阻率小于20kcm。161.如申请专利范围第160项之半导体结构,其中半导体结构之电阻率介于1kcm与20kcm之间。162.如申请专利范围第161项之半导体结构,其中半导体结构之电阻率介于1kcm与15kcm之间。163.如申请专利范围第162项之半导体结构,其中半导体结构之电阻率介于1kcm与10kcm之间。164.如申请专利范围第163项之半导体结构,其中半导体结构之电阻率介于1kcm与6kcm之间。165.如申请专利范围第164项之半导体结构,其中半导体结构之电阻率介于2kcm与5kcm之间。166.如申请专利范围第165项之半导体结构,其中半导体结构之电阻率介于3kcm与4kcm之间。167.如申请专利范围第160项之半导体结构,更包括提供经馈穿孔之馈穿金属化步骤。168.如申请专利范围第167项之半导体结构,其中馈穿金属化长度小于1mm。169.如申请专利范围第168项之半导体结构,其中馈穿金属化长度小于0.75mm。170.如申请专利范围第169项之半导体结构,其中馈穿金属化长度小于0.6mm。171.如申请专利范围第170项之半导体结构,其中馈穿金属化长度小于0.5mm。172.如申请专利范围第167项之半导体结构,其中馈穿金属化宽度小于40m。173.如申请专利范围第172项之半导体结构,其中馈穿金属化宽度小于30m。174.如申请专利范围第173项之半导体结构,其中馈穿金属化宽度小于25m。175.如申请专利范围第174项之半导体结构,其中馈穿金属化宽度趋近20m。176.如申请专利范围第167项之半导体结构,其中馈穿金属化厚度大于1m。177.如申请专利范围第176项之半导体结构,其中馈穿金属化厚度大于3m。178.如申请专利范围第177项之半导体结构,其中馈穿金属化厚度趋近5m。179.如申请专利范围第95项之半导体结构,其中自背表之蚀刻至少部分蚀经半导体结构。180.如申请专利范围第95项之半导体结构,其中自前表之蚀刻至少部分蚀经半导体结构。181.如申请专利范围第95项之半导体结构,其中自背表之蚀刻仅部分蚀经半导体结构。182.如申请专利范围第95项之半导体结构,其中自前表之蚀刻仅部分蚀经半导体结构。183.如申请专利范围第95项之半导体结构,其中一或多个背表区之蚀刻已施行对一或多个大背表区之蚀刻,其大于任一前表区,该前表区系与一穿孔位置相对应或覆盖其上,并自前表蚀刻。184.如申请专利范围第183项项之半导体结构,其中大背表区之面积至少为任一该前表区的100倍。185.如申请专利范围第95项之半导体结构,其中背与前表大抵上平行。186.如申请专利范围第95项之半导体结构,其中背蚀刻步骤及/或前蚀刻步骤已利用液态化学蚀刻制程步骤施行之。187.如申请专利范围第95项之半导体结构,其中背蚀刻部骤及/或前蚀刻步骤已利用异向性蚀刻制程步骤施行之。188.如申请专利范围第95项之半导体结构,其中背与前蚀刻步骤已利用氢氧化钾水溶液施行之。189.一种半导体结构,包括:-一前表,-一背表,其大抵上与该前表相对配置,以及-至少一馈穿连接,各馈穿连接包括复数个穿孔连结,其藉由相对应之复数个穿孔而具连结。190.如申请专利范围第189项之半导体结构,其中自背表及前表蚀刻已使具部份或各复数个穿孔。191.如申请专利范围第189项之半导体结构,其中至少至少一馈穿连接之一之复数个穿孔各具馈穿金属化,其具自结构下部至结构上部之电流径。192.如申请专利范围第191项之半导体结构,其中对各馈穿连接而言,该复数个穿孔之馈穿金属化彼此在结构下部及结构上部内电气连结,藉此具自结构下部至结构上部之电流径。193.如申请专利范围第189项之半导体结构,其中半导体结构系供元件封装之用之遮盖。194.如申请专利范围第193项之半导体结构,穿孔已具馈穿金属化,该馈穿金属化具自遮盖内表至遮盖外表之电流径。195.如申请专利范围第189项之半导体结构,其中半导体结构系一矽结构。196.如申请专利范围第189项之半导体结构,其中半导体结构包括一与该背表相对之第一半导体层,一与该前表相对之第二半导体层,以及一大抵上配置于第一及第二半导体层间之蚀阻层,该大抵上蚀阻层系在形成复数个穿孔时充做蚀刻阻绝之用。197.如申请专利范围第189项之半导体结构,其中至少密封复数个穿孔之一。198.如申请专利范围第197项之半导体结构,其中密封系以馈穿金属化为之。199.如申请专利范围第189项之半导体结构,更具固接于其上之冷却构件。200.如申请专利范围第189项之半导体结构,其中冷却构件系一Peltier构件。201.如申请专利范围第189项之半导体结构,其中至少至少一馈穿连接之一之穿孔系以阵列配置。202.如申请专利范围第189项之半导体结构,更具固接于其上之积体电路。203.如申请专利范围第189项之半导体结构,其中已在穿孔蚀刻之前预制程半导体结构前表。204.如申请专利范围第203项之半导体结构,其中预制程结构系一被动电子元件。205.如申请专利范围第203项之半导体结构,其中预制程结构系一主动电子元件。206.如申请专利范围第205项之半导体结构,其中预制程结构系一电子积体电路。207.一种光电总成结构,包括:-一半导体基底,其具一主表面,-一整合形成于该主表面上之光波导,-一光学耦合至该波导之光电晶片,以及-一密封该基底之半导体遮盖,并形成覆盖该晶片之封套。208.如申请专利范围第207项之光电总成结构,其中该遮盖系一半导体结构,包括:-一前表,-一背表,其大抵上与该前表相对配置,以及-一或多个穿孔。209.如申请专利范围第208项之光电总成结构,其中已自背表及前表蚀刻而具部分或各一或多个穿孔。210.如申请专利范围第207项之光电总成结构,其中该遮盖系一半导体结构,包括:-一前表,-一背表,其大抵上与该前表相对配置,以及-至少一馈穿连接,各馈穿连接包括复数个穿孔连结,其藉由对应之复数个穿孔而其连结。211.如申请专利范围第210项之光电总成结构,其中已自背表及前表蚀刻而具部分或各一或多个穿孔。212.如申请专利范围第208项之光电总成结构,其中至少穿孔之一具馈穿金属化,该馈穿金属化具一或多个自遮盖内表至遮盖外表之电流径,藉此而具经遮盖至光电晶片之电气接点。213.如申请专利范围第207项之光电总成结构,其中该波导自遮盖之下延伸至其外部。214.如申请专利范围第213项之光电总成结构,该总成结构更包括延伸至封闭遮盖外之装置,俾耦合波导至光纤。215.如申请专利范围第207项之光电总成结构,其中光电晶片包括一泵雷射。图式简单说明:图1a-1s系依本发明之方法实施例,在各步骤期间之半导体结构横剖侧视图,图1a-1j阐释各蚀刻制程步骤,而图1k-1s阐释各金属化制程步骤;图2所示系依本发明之半导体结构第一实施例之上或前平面图;图3所示系图2半导体结构之底或背平面图;图4所示系依本发明之半导体结构第二实施例之上或前平面图;图5所示系图4半导体结构之横剖侧视图;图6所示系图5半导体结构之底或背平面图图7所示系依本发明之光电总成结构实施例。 |
