半导体封装用基板及半导体装置

摘要

一种半导体封装用基板，包含一第一配线层(wiring layer)、一第二配线层及一内配线层。其中，第一配线层具有复数个第一垫部(pad)，第二配线层具有复数个第二垫部，而内配线层系位于第一配线层与第二配线层之间；在第二配线层中，至少一第二垫部未与任意一第一垫部电性连接，此第二垫部系电性连接至内配线层。另外，未与任意一第一垫部电性连接之第二垫部周围系设置有一遮蔽部，其系电性连接至内配线层。又，本发明亦提供一种应用上述半导体封装用基板所制得的半导体装置。

主权项

1.一种半导体封装用基板,包含:一第一配线层(wiring layer),其上表面具有复数个第一垫部(pad);一第二配线层,其下表面具有复数个第二垫部;以及一内配线层,其系位于该第一配线层之下表面与该第二配线层之上表面间,至少该等第二垫部之一系电性连接至该内配线层且未与该等第一垫部电性连接。2.如申请专利范围第1项所述之半导体封装用基板,其中该等第二垫部系以阵列(array)方式排列。3.如申请专利范围第1项所述之半导体封装用基板,其中未与该等第一垫部电性连接之该第二垫部系经由该内配线层电性连接至一接地端。4.如申请专利范围第1项所述之半导体封装用基板,其中未与该等第一垫部电性连接之该第二垫部系经由该内配线层电性连接至一电压源。5.如申请专利范围第1项所述之半导体封装用基板,其中该等第二垫部上系用以设置复数个凸块(bump),而该等第一垫部系用以电性连接一晶片之垫部。6.如申请专利范围第1项所述之半导体封装用基板,更包含:复数个绝缘层,其系分别位于该第一配线层与该内配线层之间,以及位于该第二配线层与该内配线层之间。7.一种半导体装置,包含:一基板,其具有一第一配线层,其上表面具有复数个第一垫部,一第二配线层,其下表面具有复数个第二垫部,及一内配线层,其系位于该第一配线层之下表面与该第二配线层之上表面间,至少该等第二垫部之一系电性连接至该内配线层且未与该等第一垫部电性连接;以及一晶片,其系设置于该基板之该第一配线层上,且该晶片之垫部系与该等第一垫部电性连接。8.如申请专利范围第7项所述之半导体装置,其中该等第二垫部系以阵列方式排列,且该等第二垫部上系设置有复数个凸块。9.如申请专利范围第7项所述之半导体装置,其中未与该等第一垫部电性连接之该第二垫部系经由该内配线层电性连接至一接地端。10.如申请专利范围第7项所述之半导体装置,其中未与该等第一垫部电性连接之该第二垫部系经由该内配线层电性连接至一电压源。11.如申请专利范围第7项所述之半导体装置,其中该晶片系以覆晶(flip-chip)方式设置于该基板上。12.如申请专利范围第7项所述之半导体装置,其中该晶片系以打线接合(wire bonding)方式设置于该基板上,该半导体装置更包含:复数条导电线,其系接合该晶片之垫部与该等第一垫部;以及一封胶体,其系包覆该晶片及该等导电线。13.如申请专利范围第7项所述之半导体装置,其中该基板更包含:复数个绝缘层,其系分别位于该第一配线层与该内配线层之间,以及位于该第二配线层与该内配线层之间。14.一种半导体封装用基板,包含:一第一配线层,其上表面具有复数个第一垫部;一第二配线层,其下表面具有复数个第二垫部以及至少一遮蔽部(shielding portion),至少该等第二垫部之一系未与该等第一垫部电性连接,该遮蔽部系位于未与该等第一垫部电性连接之该第二垫部周围;以及一内配线层,其系位于该第一配线层之下表面与该第二配线层之上表面间,该遮蔽部系电性连接至该内配线层。15.如申请专利范围第14项所述之半导体封装用基板,其中该等第二垫部系以阵列方式排列。16.如申请专利范围第14项所述之半导体封装用基板,其中该遮蔽部系经由该内配线层电性连接至一接地端。17.如申请专利范围第14项所述之半导体封装用基板,其中该遮蔽部系经由该内配线层电性连接至一电压源。18.如申请专利范围第14项所述之半导体封装用基板,其中该等第二垫部上系用以设置复数个凸块,而该等第一垫部系用以电性连接一晶片之垫部。19.如申请专利范围第14项所述之半导体封装用基板,更包含:复数个绝缘层,其系分别位于该第一配线层与该内配线层之间,以及位于该第二配线层与该内配线层之间。20.一种半导体装置,包含:一基板,其具有一第一配线层,其上表面具有复数个第一垫部,一第二配线层,其下表面具有复数个第二垫部以及至少一遮蔽部,至少该等第二垫部之一系未与该等第一垫部电性连接,该遮蔽部系位于未与该等第一垫部电性连接之该第二垫部周围,及一内配线层,其系位于该第一配线层之下表面与该第二配线层之上表面间,该遮蔽部系电性连接至该内配线层;以及一晶片,其系设置于该基板之该第一配线层上,且该晶片之垫部系与该等第一垫部电性连接。21.如申请专利范围第20项所述之半导体装置,其中该等第二垫部系以阵列方式排列,且该等第二垫部上系设置有复数个凸块。22.如申请专利范围第20项所述之半导体装置,其中该遮蔽部系经由该内配线层电性连接至一接地端。23.如申请专利范围第20项所述之半导体装置,其中该遮蔽部系经由该内配线层电性连接至一电压源。24.如申请专利范围第20项所述之半导体装置,其中该晶片系以覆晶方式设置于该基板上。25.如申请专利范围第20项所述之半导体装置,其中该晶片系以打线接合方式设置于该基板上,该半导体装置更包含:复数条导电线,其系接合该晶片之垫部与该等第一垫部;以及一封胶体,其系包覆该晶片及该等导电线。26.如申请专利范围第20项所述之半导体装置,其中该基板更包含:复数个绝缘层,其系分别位于该第一配线层与该内配线层之间,以及位于该第二配线层与该内配线层之间。图式简单说明:图1为一示意图,显示习知的球栅阵列式半导体装置的示意图。图2为一示意图,显示如图1所示之球栅阵列式半导体装置中的封装基板的分解图。图3为一示意图,显示依本发明较佳实施例之半导体封装用基板的示意图。图4为一示意图,显示依本发明较佳实施例之半导体装置的示意图,其具有如图3所示之半导体封装用基板。图5为一示意图,显示依本发明另一较佳实施例之半导体装置的示意图,其具有如图3所示之半导体封装用基板。图6为一示意图,显示依本发明另一较佳实施例之半导体封装用基板的示意图。图7A~7C为一示意图,显示遮蔽部之形式的示意图。图8A为一示意图,显示依本发明另一较佳实施例之半导体装置的示意图,其具有如图6所示之半导体封装用基板。图8B为一示意图,显示依本发明又一较佳实施例之半导体装置的示意图,其具有如图6所示之半导体封装用基板。