| 主权项 |
1.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划,且在第一方向延伸者,其系在与前述第一方向垂直之第二方向上有2个以上;(b)形成于前述2个以上的元件形成区域主表面的多数记忆胞;及(c)如包围前述多数记忆胞之方式所形成的导电性膜;且前述元件形成区域延伸列在前述第二方向延伸的前述导电性膜下。2.如申请专利范围第1项之半导体积体电路装置,其中前述记忆胞具有:(a)第一电极,由透过第一绝缘膜形成于前述元件形成区域上的第一导电性膜构成;(b)第二电极,由透过第二绝缘膜形成于前述第一电极上的第二导电性膜构成且在前述第二方向延伸;及(c)半导体区域,形成于前述第二电极两侧的前述元件形成区域;且前述导电性膜由前述第一及第二导电性膜构成。3.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划者,具有:在和第一方向垂直的第二方向有2个以上在第一方向延伸的元件形成部;及连接前述2个以上的元件形成部端部,在前述第二方向延伸的连接部;及(b)多数记忆胞,形成于前述元件形成区域主表面者。4.如申请专利范围第3项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)导电性膜,如包围前述多数记忆胞之方式所形成;且前述连接部形成于前述导电性膜下。5.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划,且在第一方向延伸者,其系在与前述第一方向垂直之第二方向上有3个以上;及(b)形成于前述3个以上的元件形成区域主表面的多数记忆胞;且前述3个以上的元件形成区域中,最外元件形成区域的前述第二方向的宽度比其他元件形成区域的宽度宽。6.如申请专利范围第5项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)如包围前述多数记忆胞之方式所形成的导电性膜;且前述元件形成区域延伸列在前述第二方向延伸的前述导电性膜下。7.如申请专利范围第3项之半导体积体电路装置,其中前述半导体积体电路装置在和前述第一方向垂直的第二方向有3个以上前述元件形成部;且前述3个以上的元件形成部中,最外元件形成区域的前述第二方向的宽度比其他元件形成部的宽度宽。8.如申请专利范围第7项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)如包围前述多数记忆胞之方式所形成的导电性膜;且前述连接部形成于前述导电性膜下。9.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划,且在第一方向延伸者,其系在与前述第一方向垂直之第二方向上有3个以上;及(b)前述3个以上的元件形成区域中,形成于最外元件形成区域以外的元件形成区域主表面的多数记忆胞;且在前述最外元件形成区域上未形成作为记忆胞起作用的记忆胞者。10.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划,且在第一方向延伸者,其系在与前述第一方向垂直之第二方向上有3个以上;及(b)多数记忆胞,其系形成于前述元件形成区域上,包含:(b1)第一电极,由透过第一绝缘膜所形成的第一导电性膜构成;(b2)第二电极,由透过第二绝缘膜形成于前述第一电极上的第二导电性膜构成且在前述第二方向延伸;及(b3)半导体区域,形成于前述第二电极两侧的前述元件形成区域;且前述3个以上的元件形成区域中,最外元件形成区域上的记忆胞不作为记忆胞起作用。11.如申请专利范围第9或10项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)配线,形成于前述记忆胞上部;及(d)导电性部,为了电气连接前述配线和记忆胞而形成于前述记忆胞的半导体区域上,在前述最外元件形成区域上未形成前述导电性部。12.如申请专利范围第9或10项之半导体积体电路装置,其中前述多数记忆胞的第二电极未超过前述最外元件形成区域而延伸。13.如申请专利范围第9或10项之半导体积体电路装置,其中前述多数记忆胞的第二电极系交替配置超过前述最外元件形成区域而延伸者和不超过前述最外元件形成区域而延伸者。14.如申请专利范围第13项之半导体积体电路装置,其中在不超过前述最外元件形成区域而延伸的第二电极端部配置邻接第二电极的引出部。15.如申请专利范围第9或10项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)导电性膜,如包围前述多数记忆胞之方式所形成;且前述元件形成区域延伸列在前述第二方向延伸的前述导电性膜下。16.一种半导体积体电路装置,其特征在于具有:(a)元件形成区域,其系形成于半导体基板表面,为绝缘膜所区划,具有:在和第一方向垂直的第二方向有3个以上在第一方向延伸的元件形成部;及连接前述3个以上的元件形成部端部,在前述第二方向延伸的连接部;及(b)多数记忆胞,形成于前述元件形成区域上,包含:(b1)第一电极,由透过第一绝缘膜所形成的第一导电性膜构成;(b2)第二电极,由透过第二绝缘膜形成于前述第一电极上的第二导电性膜构成且在前述第二方向延伸;及(b3)半导体区域,形成于前述第二电极两侧的前述元件形成区域;且前述3个以上的元件形成部中,最外元件形成部的记忆胞不作为记忆胞起作用。17.如申请专利范围第16项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)配线,形成于前述元件记忆胞上部;及(d)导电性部,为了电气连接前述配线和记忆胞而形成于前述记忆胞的半导体区域上;且在前述最外元件形成区域上未形成前述导电性部。18.如申请专利范围第16或17项之半导体积体电路装置,其中前述多数记忆胞的第二电极系交替配置超过前述最外元件形成部而延伸者和不超过前述最外元件形成部而延伸者;且在不超过前述最外元件形成部而延伸的第二电极端部配置邻接第二电极的引出部。19.如申请专利范围第16或17项之半导体积体电路装置,其中前述半导体积体电路装置更具有:(c)导电性膜,如包围前述多数记忆胞之方式所形成;且前述连接部形成于前述导电性膜下。20.如申请专利范围第1.2.4.6.8项中任一项之半导体积体电路装置,其中前述导电性膜为浮动状态。21.如申请专利范围第1至10项中任一项之半导体积体电路装置,其中前述半导体积体电路装置在形成前述记忆胞的元件形成区域周围有形成周边电路的其他元件形成区域,前述绝缘膜存在于前述元件形成区域和其他元件形成区域之间。22.一种半导体积体电路装置之制造方法,其特征在于具有以下制程:在形成半导体元件的半导体基板上形成绝缘膜;在前述绝缘膜形成连接孔和配线沟;在前述连接孔及配线沟的侧壁形成前洗涤保护膜;及在前述半导体基板进行前洗涤后,将导电膜埋入前述连接孔及配线沟。图式简单说明:图1为显示为本发明实施形态1的半导体积体电路装置的基板的要部平面图。图2为显示为本发明实施形态1的半导体积体电路装置的基板的要部截面图。图3为显示为本发明实施形态1的半导体积体电路装置的基板的要部截面图。图4为显示为了说明本发明实施形态1的半导体积体电路装置的基板的要部平面图。图5为显示为本发明实施形态1的半导体积体电路装置的基板的要部平面图。图6为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图7为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图8为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图9为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图10为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图11为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图12为显示为本发明实施形态1的半导体积体电路装置之制造方法的基板的要部截面图。图13为显示为了说明本发明实施形态2的半导体积体电路装置的基板的要部平面图。图14为显示为本发明实施形态2的半导体积体电路装置的基板的要部平面图。图15为显示为本发明实施形态2的半导体积体电路装置的基板的要部平面图。图16为显示为本发明实施形态3的半导体积体电路装置的基板的要部平面图。图17为显示为本发明实施形态3的半导体积体电路装置的基板的要部平面图。图18为显示为本发明实施形态4的半导体积体电路装置的基板的要部平面图。图19为显示为本发明实施形态4的半导体积体电路装置的基板的要部截面图。图20为显示为本发明实施形态4的半导体积体电路装置的基板的要部截面图。图21为显示为本发明实施形态4的半导体积体电路装置的基板的要部平面图。图22为显示为本发明实施形态4的半导体积体电路装置对应的电路图。图23为显示使用本发明半导体积体电路装置的电脑系统之图。 |
