测试蚀刻速率的结构及方法

摘要

本发明系为一种测试蚀刻速率的结构及方法，将测试层分别连接数个电阻，藉由蚀刻金属层使其连接之电阻依序产生断路的现象，再测试其感测电阻之等效电阻值以求得金属的蚀刻速率，并且考虑到电阻于制程上产生的误差，针对此状况本发明亦提供一种利用积体电路布局技术在感测电阻旁以指叉型(interdigitized)再布局一赘(dummy)电阻之结构，藉由测试感测电阻以及赘电阻之等效电阻值之比值用以计算蚀刻的速率。伍、(一)、本案代表图为：第2图(二)、本案代表图之元件代表符号简单说明：L 蚀刻长度值Re1、Re2、Re3… 感测电阻5 插销100 测试层

主权项

1.一种测试蚀刻速率的结构,包含一测试层;及复数个感测电阻,其一端间隔一特定距离分别连接于该测试层,另一端则个别连接于该相邻之该感测电阻,使该感测电阻于测试蚀刻速率时藉由该测试层形成一并联回路并产生一感测等效电阻値,于该测试层进行蚀刻速率测试时,随该测试层之蚀刻长度値逐一与该感测电阻形成断路进而改变该感测等效电阻値。2.如申请专利范围第1项所述之测试蚀刻速率的结构,其中该感测电阻系利用半导体连接元件技术连接至该测试层。3.如申请专利范围第1项所述之测试蚀刻速率的结构,其中该感测电阻系透过一插销连接至该测试层。4.一种测试蚀刻速率的方法,步骤包含:提供一测试层;提供复数个感测电阻,其一端间隔一特定距离分别连接于该测试层,另一端则个别连接于该相邻之该感测电阻,使该感测电阻于测试蚀刻速率时藉由该测试层形成一并联回路并产生一感测等效电阻値;蚀刻该测试层,随该测试层之蚀刻长度値增加逐一与该感测电阻形成断路进而改变该感测等效电阻値;及同时量取复数个该感测等效电阻値以及该感测等效电阻値所对应之时间値及蚀刻长度値,并藉以计算时间与蚀刻长度値之变化关系,以求得蚀刻速率。5.如申请专利范围第4项所述之测试蚀刻速率的方法,其中该感测电阻系利用半导体连接元件技术连接至该测试层。6.如申请专利范围第4项所述之测试蚀刻速率的方法,其中该感测电阻系透过一插销连接至该测试层。7.一种测试蚀刻速率的结构,包含一测试层;复数个感测电阻,其一端间隔一特定距离分别连接于该测试层,另一端则个别连接于该相邻之该感测电阻,使该感测电阻于测试蚀刻速率时藉由该测试层形成一并联回路并产生一感测等效电阻値,于该测试层进行蚀刻速率测试时,随该测试层之蚀刻长度値逐一与该感测电阻形成断路进而改变该感测等效电阻値;及复数个赘(Dump)电阻,其分别邻近于相对应之该感测电阻,其两端分别连接于相邻之该赘电阻之两端形成一并联回路,于该测试层进行蚀刻速率测试时,透过该并联回路产生一赘等效电阻値,用以结合该感测等效电阻値产生一参考値。其中上述该感测等效电阻値随蚀刻该感测层而变化,该赘等效电阻値则相等于该感测等效电阻値进行蚀刻前之初始値,该参考値系为进行蚀刻速率测试期间,透过该感测等效电阻値除该赘等效电阻値所得之参考数値。8.如申请专利范围第7项所述之测试蚀刻速率的结构,其中该感测电阻系利用半导体连接元件技术连接至该测试层。9.如申请专利范围第7项所述之测试蚀刻速率的结构,其中该感测电阻系透过一插销连接至该测试层。10.一种测试蚀刻速率的方法,步骤包含:提供一测试层;提供复数个感测电阻,其一端间隔一特定距离分别连接于该测试层,另一端则个别连接于该相邻之该感测电阻,使该感测电阻于测试蚀刻速率时藉由该测试层形成一并联回路并产生一感测等效电阻値;提供复数个赘(Dump)电阻,其分别邻近于相对应之该感测电阻,于该测试层进行蚀刻速率测试时,藉由并联产生一赘等效电阻値用以结合该感测等效电阻値产生一参考値;及蚀刻该测试层,随该测试层之蚀刻长度値增加逐一与该感测电阻形成断路进而改变该感测等效电阻値;及同时量取复数个该参考値以及该参考値所对应之时间値及蚀刻长度値,并藉由该赘等效电阻値与该感测等效电阻値之比値计算时间与蚀刻长度値之变化关系,以求得蚀刻速率。其中上述该感测等效电阻値随蚀刻该感测层而变化,该赘等效电阻値则相等于该感测等效电阻値进行蚀刻前之初始値,该参考値系为进行蚀刻速率测试期间,透过该感测等效电阻値除该赘等效电阻値所得之参考数値。11.如申请专利范围第10项所述之测试蚀刻速率的方法,其中该感测电阻系利用半导体连接元件技术连接至该测试层。12.如申请专利范围第10项所述之测试蚀刻速率的方法,其中该感测电阻系透过一插销连接至该测试层。图式简单说明:第1图系本发明所揭露之测试蚀刻速率的结构示意图;第2图系本发明所揭露之蚀刻过程中测试蚀刻速率的结构示意图;第3图系本发明所揭露之测试蚀刻速率的方法流程图;第4图系本发明所揭露附加赘电阻之测试蚀刻速率的结构示意图;第5图系本发明所揭露之蚀刻过程中附加赘电阻之测试蚀刻速率的结构示意图;及第6图系本发明所揭露附加赘电阻之测试蚀刻速率的方法流程图。