| 主权项 |
1.一种多相闩锁形式之同步时脉电路,可与外部系统时脉同步之积体电路,以使得该内部时脉与该外部系统时脉具有最小的误差,以及同步的多相时脉,其电路之组成包括:a)用以接收、缓冲和放大该外部输入时脉以产生第一时脉的输入缓冲电路;b)连接着输入缓冲器的延迟侦测电路将第一时脉加以延迟以产生第二时脉;c)连接着输入缓冲器与延迟侦测电路的延迟量测闩锁阵列产生一闩锁量测信号,此信号表示第一时脉之第二个脉冲与第二时脉之第一个脉冲间的时间;d)连接着输入缓冲器的多重延迟阵列,接收第一时脉信号以产生多个递增的延迟时脉;e)多个相位产生器欲产生数个第三时脉,因此每一个相位产生器连接到量测闩锁阵列以取得闩锁量测信号,以及连接到多重延迟阵列以取得一个增加的延迟时脉,如此一来,此闩锁量测信号将选取一个增加的延迟时脉以产生第三时脉;f)多个内部缓冲器中,每一个内部缓冲器连接一个相位产生器,以取得一个第三时脉,塑形该第三时脉去产生一个多相的内部时脉,并缓冲、放大和传导该内部时脉到该积体电路,此外,该内部缓冲器具有第二延迟时间以和该外部系统时脉同步化。2.如申请专利范围第1项所述之多相闩锁形式之同步时脉电路,其中该积体电路是一个动态随机存取记忆体,而且该内部时脉将操控数位资料往返于同步动态随机存取记忆体的传送。3.如申请专利范围第1项所述之多相闩锁形式之同步时脉电路,其中的延迟时间是第一延迟时间的两倍再加上第二延迟时间。4.如申请专利范围第1项所述之多相闩锁形式之同步时脉电路,其中的延迟量测闩锁阵列包含第一闩锁延迟单元和单一闩锁延迟单元组成的数个串叠延迟单元,包含:a)第一时脉输入连接到输入缓冲器以接收第一时脉;b)第二时脉输入也就是该第一闩锁延迟单元的第二输入,它被连接到延迟阵测器电路处以接收第二时脉;c)延迟闸连接到第二输出以延迟第二时脉;d)当第一时脉的第二脉冲与延迟的第二时脉第一脉冲同步时,对齐检查闩锁将会被设定;e)延迟输出连接到延迟闸以传递延迟的第二时脉到接下来数个串叠闩锁延迟单元中闩锁延迟单元的第二输出处。5.如申请专利范围第1项所述之多相闩锁形式之同步时脉电路,其中的多重延迟阵列包括数个第一延迟单元和由每一个延迟单元连接第一延迟单元所结合而成的数个串接延迟单元,包含:a)延迟单元输入,也就是第一延迟单元的延迟单元输入,连接着输入缓冲器以接收第一时脉;b)第二时脉闸连接着延迟单元输入,以延迟第一时脉;c)第一延迟单元输出连接着第二延迟闸,以传送延迟的第一时脉到后面的延迟单元;d)延迟输出传送一个延迟的时脉。6.如申请专利范围第1项所述之多相闩锁形式之同步时脉电路,其中的相位产生器由许多逻辑闸所组成,每一个逻辑闸会组合闩锁量测信号和延迟信号,以产生第三时脉。7.一种同步动态随机存取记忆体可保存数位资料,其包含:a)数个可以保存该数位资料的记忆排;b)位址控制缓冲器连接到系统位址线以接收位址,同时也连接到该记忆排以选择该数位资料所存在的该记忆排;c)命令解码器连接到命令线以接收或中断系统对该同步动态随机存取记忆体的命令,同时也连接到该记忆排以传送该命令到该记忆排;d)资料控制电路连接到数个记忆排以控制该数位资料流;e)资料输入输出缓冲器连接到系统资料线及该资料控制电路,以从该系统资料线接收和传送该数位资料到该资料控制电路;f)时脉缓冲电路连接到系统输入时脉以产生数个内部时脉信号,其包含多相同步内部时脉,包含:输入缓冲电路以接收、缓冲和放大该外部输入时脉以产生第一时脉;延迟侦测电路连接到输入缓冲器以延迟第一时脉以产生第二时脉;延迟量测闩锁阵列连接到输入缓冲电路和延迟侦测电路,以产生闩锁量测信号,此信号表示第一时脉之第二个脉冲与第二时脉之第一个脉冲间的时间;多重延迟阵列连接到输入缓冲器以接收第一时脉,来产生数个递增延迟时脉;数个相位产生器产生第三时脉,藉由每一个相位产生器连接到延迟量测闩锁阵列以接收闩锁量测信号,同时连接到多重延迟阵列以接收数个递增延迟时脉,因此,闩锁量测信号将会选择一个延迟时脉来产生第三时脉;数个内部缓冲器中,每一个内部缓冲器连接到一个相位产生器,以接收第三时脉,塑形该第三时脉以产生多项内部时脉,并且缓冲、放大与传送该内部时脉到该积体电路,其中该内部缓冲器具有第二延迟时间以与该外部系统时脉同步化。8.如申请专利范围第7项所述之同步动态随机存取记忆体,其中该延迟量测闩锁阵列是由第一闩锁延迟单元和数个串叠延迟单元所组成,包含:a)第一时脉输入连接到输入缓冲器以接收第一时脉;b)第二时脉输入,也就是该第一闩锁延迟单元的第二输入,连接到延迟侦测电路,以接收第二时脉;c)延迟闸连接到第二输出以延迟第二时脉;d)当第一时脉的第二脉冲与延迟的第二时脉第一脉冲同步时,对齐检查闩锁将会被设定;e)延迟输出连接到延迟闸以传递延迟的第二时脉到接下来数个串叠闩锁延迟单元中闩锁延迟单元的第二输出处。9.如申请专利范围第7项所述之同步动态随机存取记忆体,其中的多重延迟阵列包括数个的第一延迟单元和由每一个延迟单元连接第一延迟单元所结合而成的数个串接延迟单元,包含:a)延迟单元输入,也就是第一延迟单元的延迟单元输入,连接着输入缓冲器以接收第一时脉;b)第二时脉闸连接着延迟单元输入,以延迟第一时脉;c)第一延迟单元输出连接着第二延迟闸,以传送延迟的第一时脉到后面的延迟单元;d)延迟输出传送一个延迟的时脉。10.如申请专利范围第7项所述之同步动态随机存取记忆体,其中的相位产生器由许多逻辑闸所组成,每一个逻辑闸会组合闩锁量测信号和延迟信号,以产生第三时脉。11.一种在积体电路中具有与外部系统时脉同步的多相内部时脉,其方法包含以下步骤:a)接收和缓冲该外部时脉;b)产生具有第一脉冲宽度的第一时脉,比外部时脉延迟了第一延迟时间;c)产生具有第二脉冲宽度的第二时脉,比外部时脉延迟了第二延迟时间;d)产生闩锁量测信号,此闩锁量测信号显示第一时脉与第二时脉间的时间差;e)产生数个递增延迟信号;f)结合该闩锁量测信号与该数个递增延迟信号以产生数个第三时脉;g)塑形、放大及缓冲该第三时脉,以产生多相内部时脉,此多相内部时脉与外部时脉则形成同步化;h)在该积体电路中传送该多相内部时脉。图式简单说明:图1是同步动态随机存取记忆体的结构表示图。图2a是习知技术的同步动态随机存取记忆体时脉分布电路表示图。图2b是习知技术的时脉分布电路时序图,显示时脉的时序效应。图3a是习知技术的时脉同步延迟电路表示图。图3b是习知技术的时脉同步延迟电路时序图。图4是本发明之闩锁形式时脉同步电路表示图。图5是本发明之闩锁形式时脉同步电路中,输入缓冲器的结构表示图。图6是本发明之闩锁形式时脉同步电路中,延迟侦测电路的结构表示图。图7是本发明之闩锁形式时脉同步电路中,第一延迟阵列的结构表示图。图8是本发明之闩锁形式时脉同步电路中,第一延迟阵列的结构表示图。图9是本发明之闩锁形式时脉同步电路中,闩锁延迟单元的结构表示图。图10是本发明之闩锁形式时脉同步电路中,多重延迟阵列之双延迟单元的结构表示图。图11是本发明之闩锁形式时脉同步电路中,第一内部缓冲电路的结构表示图。图12是本发明之闩锁形式时脉同步电路中,第二内部缓冲电路的结构表示图。图13是本发明在具有外部时脉信号下,完成多相内部时脉信号闩锁形式同步化的时序图。 |
