| 主权项 |
1.一种用以控制薄膜电阻器之薄片电阻之方法,包含:决定欲沉积于基体上之薄膜电阻器材料之薄片电阻之所需之最后値,使用一沉积处理沉积该薄膜电阻器材料于该基体上,此沉积处理足以达成该沉积薄膜电阻器材料之目标薄片电阻于第一特定容差内,由该沉积处理来沉积薄膜电阻器材料,以达成目标薄片电阻,此目标薄片电阻等于所需之最后値减去该第一特定容差,及由蚀刻及离子轰击移去处理的其中之一移去所沉积之薄膜电阻器材料之表面之小量材料,以提高薄片电阻至在该移去法之特性之一第二特定容差内之所需之最后値,第二特定容差小于第一特定容差。2.如申请专利范围第1项所述之方法,另包含在该沉积后,量度该沉积薄膜电阻器材料之薄片电阻,决定该沉积薄膜电阻器材料之厚度,计算欲移去之该沉积薄膜电阻器材料之厚度,以提高其薄片电阻至所需最后値,及根据该移去处理之量度移去率,计算用以执行该移去处理之时间,以移去该计算厚度。3.如申请专利范围第2项所述之方法,其中决定该沉积薄膜电阻器材料之厚度是由量度沉积薄膜电阻器材料达成。4.如申请专利范围第2项所述之方法,其中决定该沉积薄膜电阻器材料之厚度是由计算达成,使用该量度之薄片电阻及有关厚度及薄片电阻之该材料之基准特性。5.如申请专利范围第1项所述之方法,另包括:由基体上之薄膜电阻器材料刻制薄膜电阻器之图案。6.如申请专利范围第5项所述之方法,其中该刻制图案是在薄片电阻提高至该所需最后値之前完成。7.如申请专利范围第5项所述之方法,其中该刻制图案是在薄片电阻提高至该所需最后値之后完成。8.如申请专利范围第1项所述之方法,其中:沉积处理选自蒸发及溅射沉积所组成之族群。9.如申请专利范围第1项所述之方法,其中在自约10秒至数十分钟之范围内之时间中,自沉积薄膜电阻器材料之该表面均匀移去该小量材料。10.如申请专利范围第1项所述之方法,其中:该基体为GaAs或InP积体电路基体。11.如申请专利范围第1项所述之方法,其中:该移去步骤包括氩溅射蚀刻。图式简单说明:图1A为一基体之放大侧视图,具有一薄膜电阻器材料依本发明沉积于其上,以达成一目标薄片电阻Rs,此等于薄片电阻之所需之最后値减沉积方法之特定容差。图1B为该基体之放大侧视图,具有图1A之薄膜电阻器材料,在由氩溅射蚀刻自薄膜电阻器材料之表面均匀移去小量之材料,以提高其薄片电阻至在蚀刻处理之特定容差内之所需之最后値之后。图2为本发明方法步骤之流程图,左方之制程1为在调整薄片电阻至3%内或更佳前刻制电阻器材料图案之情形,流程图右方之制程2为在调整薄片电阻后刻制电阻器材料图案之情形开始RS为目标値以下-0%至20%蒸发或溅射沉积TFR材料于基体上制程1制程2蚀刻或剥去电阻器材料,以形成TFR量度薄膜RS计算或量度电阻器厚度计算欲移去之材料厚度,以到达目标RS计算移去所需之TFR厚度之蚀刻时间由溅射/化学蚀刻蚀刻去所需之AFR厚度量度薄膜RS计算/量度薄膜厚度计算欲移去之材料厚度,以到达目标RS计算移去所需之TFR厚度之蚀刻时间由溅射/化学蚀刻蚀刻去所需之AFR厚度造图及蚀刻(或剥去)电阻器。 |
