| 主权项 |
1.一种微处理器装置,适于将快取记忆体内一资料区块写回和作废到记忆体,该微处理器装置包括:转译逻辑器,用于将一区块写回和作废指令转译成一微指令序列,其能命令一微处理器写回和作废一特定数目之快取记忆体线;以及执行逻辑器,连接到该转译逻辑器,用于接收该微指令序列,在一记忆体滙流排上发出写回与该些特定数目快取记忆体线相应之资料的异动。2.如申请专利范围第1项所述之微处理器装置,其中该些特定数目快取记忆体线的写回和作废操作与一应用程式之一程式流的其他多数个指令的运行并行执行。3.如申请专利范围第1项所述之微处理器装置,其中该区块写回和作废指令包括一现存指令集内之一现存预取指令的一修改内容,并且该现存预取指令目前不具备该些特定数目快取记忆体线的写回和作废功能。4.如申请专利范围第3项所述之微处理器装置,其中该现存指令集包括x86指令集,且该现存预取指令包括x86预取指令。5.如申请专利范围第3项所述之微处理器装置,其中该区块写回和作废指令包括一延伸位址区分符实体内的一重复前置码和一预取操作码栏位,而该预取操作码栏位之一特定値命令该微处理器写回和作废一第一快取记忆体线,且该预取操作码栏位之其他数値命令该微处理器根据该现存指令集规定来执行其他多数种类型之预取操作。6.如申请专利范围第5项所述之微处理器装置,其中该预取操作码栏位包括一x86预取指令中ModR/M位元组内5:3位元。7.如申请专利范围第6项所述之微处理器装置,其中该重复前置码栏位命令该微处理器写回和作废该些特定数目快取记忆体线,且该些特定数目快取记忆体线包括该第一快取记忆体线。8.如申请专利范围第7项所述之微处理器装置,其中该特定数目系由该微处理器内之一结构暂存器的内容所规定。9.如申请专利范围第1项所述之微处理器装置,其中回应该微指令序列,该执行逻辑器命令滙流排单元在该记忆体滙流排上发出该些异动。10.如申请专利范围第9项所述之微处理器装置,其中该些异动包括多数个资料写入异动。11.如申请专利范围第10项所述之微处理器装置,其中含有该特定数目之一第一结构暂存器的内容可透明地拷贝到一影子暂存器,且该执行逻辑器使用该影子暂存器对该些快取记忆体线之该特定数目进行计数。12.如申请专利范围第9项所述之微处理器装置,其中该记忆体滙流排与x86结构相符。13.一种微处理器内装置,适于完成区块写回和作废操作,包括:一区块写回和作废指令,其配置用于命令该微处理器写回和作废一特定数目之快取记忆体线;以及一转译器,其配置用于接收该区块写回和作废指令,并将该区块写回和作废指令转译成一相关的微指令,该相关微指令命令该微处理器内执行逻辑器在一记忆体滙流排上发出多数个滙流排异动,以便写回与该些特定数目快取记忆体线相关的资料。14.如申请专利范围第13项所述之微处理器内装置,其中该些特定数目快取记忆体线的写回和作废操作与一程式流中其他多数个程式指令并行执行。15.如申请专利范围第13项所述之微处理器内装置,其中该区块写回和作废指令包括一现存指令集内之一现存预取指令的一修改内容,且该现存预取指令目前不具备该些特定数目快取记忆体线的写回和作废功能。16.如申请专利范围第15项所述之微处理器内装置,其中该现存指令集包括x86指令集,且该现存预取指令包括具有重复前置码的x86预取指令。17.如申请专利范围第15项所述之微处理器内装置,其中该区块写回和作废指令包括一延伸位址区分符实体内的一重复栏位和一预取操作码栏位,而该预取操作码栏位之一特定値命令该微处理器写回和作废一第一快取记忆体线,且该预取操作码栏位中其他多数个数値命令该微处理器根据该现存指令集来规定执行其他多数种类型之预取操作。18.如申请专利范围第17项所述之微处理器内装置,其中该重复前置码栏位命令该微处理器写回和作废该些特定数目快取记忆体线,且该些特定数目快取记忆体线包括该第一快取记忆体线。19.如申请专利范围第18项所述之微处理器内装置,其中该特定数目由该微处理器内之一第一暂存器的内容所规定。20.如申请专利范围第17项所述之微处理器内装置,其中该预取操作码栏位包括一x86预取指令中ModR/M位元组内5:3位元。21.如申请专利范围第13项所述之微处理器内装置,其中回应该相关微指令序列,该执行逻辑器命令滙流排单元在该记忆体滙流排上发出该些异动。22.如申请专利范围第21项所述之微处理器内装置,其中该滙流排异动包括多数个资料写入异动。23.如申请专利范围第22项所述之微处理器内装置,其中指定该特定数目之一暂存器的内容可透明地拷贝到一影子暂存器,且该执行逻辑器使用该影子暂存器对该些快取记忆体线之该特定数目进行计数。24.如申请专利范围第13项所述之微处理器内装置,其中该记忆体滙流排与x86结构相符。25.一种更新快取记忆体线区块的方法,包括:提取一区块写回和作废巨集指令;将该区块写回和作废巨集指令转译成一微指令序列,该微指令序列命令一微处理器写回和作废该快取记忆体线区块;以及回应该微指令序列,作废一局部快取记忆体内之该快取记忆体线区块的每一该些快取记忆体线,在一记忆体滙流排上发出多数个滙流排异动,用以将相应于每一该些快取记忆体线之资料写回到记忆体。26.如申请专利范围第25项所述之更新快取记忆体线区块的方法,其中该发出操作包括:允许该微处理器在执行该发出操作时平行执行多数个后续指令。27.如申请专利范围第25项所述之更新快取记忆体线区块的方法,其中该提取操作包括:提供更改一现存指令集内之一现存预取指令的一区块写回和作废指令,并且该现存预取指令目前不提供写回和作废该些快取记忆体线区块的功能。28.如申请专利范围第27项所述之更新快取记忆体线区块的方法,其中提供指令操作步骤包括:更改一x86预取指令以便实现一写回和作废操作。29.如申请专利范围第28项所述之更新快取记忆体线区块的方法,其中该延伸预取指令包括一延伸位址区分符实体内的一重复前置码和一预取操作码栏位,而该预取操作码栏位之一特定値命令该微处理器写回和作废该快取记忆体线区块,且该预取操作码栏位之其他数値命令该微处理器根据该现存指令集规定来执行其他多数种类型之预取操作。30.如申请专利范围第29项所述之更新快取记忆体线区块的方法,其中该预取操作码栏位包括一x86预取指令中ModR/M位元组内5:3位元。31.如申请专利范围第29项所述之更新快取记忆体线区块的方法,其中该重复前置码命令该微处理器预取该些特定数目快取记忆体线,而该特定数目等于该快取记忆体线区块内之该快取记忆体线的数目,且该第一快取记忆体线为该快取记忆体线区块内之该些特定数目快取记忆体线之一。32.如申请专利范围第25项所述之更新快取记忆体线区块的方法,更包括:根据一第一暂存器之内容规定该些快取记忆体线区块内应含有多少快取记忆体线。33.如申请专利范围第32项所述之更新快取记忆体线区块的方法,更包括:将该第一暂存器中的内容透明拷贝到一影子暂存器。34.如申请专利范围第33项所述之更新快取记忆体线区块的方法,其中该发出操作步骤包括:向该记忆体滙流排上提供多数个资料写入异动。图式简单说明:图1表示当今微处理器中之有效管线级别的方块图。图2表示快取记忆体介面连接到记忆体用于完成图1所示微处理器内快取记忆体线更新操作的方块图。图3表示图1和图2所示微处理器经由记忆体滙流排发出异动,以完成快取记忆体线更新操作的时脉图。图4表示依照本发明之延伸区块写回和作废指令的方块图。图5表示如何编码图4所示之延伸区块写回和作废指令内延伸位址分类符栏位,以命令微处理器将特定数目之快取记忆体线写回和作废到记忆体的表格。图6表示依照本发明用于完成区块写回和作废操作之微处理器详细描述的方块图。图7表示介面连接到记忆体用于完成图6所示微处理器内区块写回和作废操作之快取记忆体的方块图。图8表示依照本发明用于完成区块写回和作废操作之方法的流程图。 |
