| 主权项 |
1.一种经封装的半导体装置,包含:多个外部连接器;连接至至少第一群该多个外部连接器之系统晶片;以及经由资料滙流排连接至该系统晶片之记忆体晶片,该记忆体晶片包含:多个作为转移该记忆体晶片及该资料滙流排间之资料之资料缓冲区,且至少一连接至至少第一群该多个资料缓冲区之测试缓冲区;其中该至少一测试缓冲区系连接至某该第一群该多个外部连接器以提供该记忆体晶片的测试同时包含在经封装的半导体装置内。2.如申请专利范围第1项的经封装的半导体装置,其中该记忆体晶片包含随机存取记忆体(RAM),静态RAM,动态RAM,非挥发性RAM,唯读记忆体(ROM),可程式ROM,可抹除可程式ROM,电子可抹除可程式ROM,以及快闪记忆体。3.如申请专利范围第1项的经封装的半导体装置,其中该记忆体晶片包含处理器,微控制器,微处理器,场致可程式闸阵列,以及应用特殊的积体电路。4.如申请专利范围第1项的经封装的半导体装置,其中该记忆体晶片包含至少经由具有滙流排宽度等于或大于该记忆体晶片的位元数之该资料滙流排与该记忆体晶片沟通之八位元动态随机存取记忆体。5.如申请专利范围第4项的经封装的半导体装置,其中该记忆体晶片包含经由具有至少128位元的滙流排宽度之该资料滙流排与该记忆体晶片沟通之128位元动态随机存取记忆体。6.如申请专利范围第1项的经封装的半导体装置,其中该至少一测试缓冲区进一步包含提供资料压缩以致于该测试缓冲区需要的数目小于该资料缓冲区的数目。7.如申请专利范围第1项的经封装的半导体装置,其中该资料缓冲区对该测试缓冲区的比例大于或等于2:1。8.如申请专利范围第1项的经封装的半导体装置,其中该至少一测试缓冲区在该记忆体晶片的正常操作期间被失致,该至少一测试缓冲区根据记忆体测试讯号的接收致能,其中该至少一测试缓冲区提供该记忆体晶片至少位址,控制讯号,以及资料输入的其中之一。9.如申请专利范围第1项的经封装的半导体装置,其中该至少一测试缓冲区经由该某第一群该多个外部连接器与外部记忆体测试装备沟通以测试包含在该经封装半导体装置内之该记忆体晶片。10.如申请专利范围第1项的经封装的半导体装置,其中该记忆体晶片及该系统晶片被形成作单晶片。11.如申请专利范围第1项的经封装的半导体装置,其中至少该多个资料缓冲区的其中之一并入该至少一测试缓冲区。12.一种测试经封装的半导体装置内之记忆体的方法,该方法包含:提供多个连接器于经封装的半导体装置上以连接至外部配件;提供连接至至少第一群该多个连接器之系统电路;经由资料滙流排提供连接至该系统电路之记忆体电路,该记忆体电路进一步提供:作为转移该记忆体电路及该资料滙流排间之资料之资料缓冲区;且至少一连接至第一群该资料缓冲区且连接至某该第一群该多个外部连接器以提供该记忆体电路的测试同时包含在该经封装的半导体装置内之测试缓冲区。13.如申请专利范围第12项的方法,进一步包含提供该记忆体电路及该系统电路于该经封装半导体装置内之单晶片上。14.如申请专利范围第12项的方法,进一步包含提供该记忆体电路及该系统电路于该经封装半导体装置内之个别晶片上。15.如申请专利范围第12项的方法,进一步包含提供该资料滙流排等于或大于该记忆体电路的位元数之滙流排宽度。16.如申请专利范围第12项的方法,进一步包含提供该至少一测试缓冲区之资料压缩以致于该测试缓冲区所需之数目小于该资料缓冲区的数目。17.如申请专利范围第12项的方法,进一步包含在该记忆体电路的正常操作期间失致该至少一测试缓冲区,该至少一测试缓冲区根据记忆体测试讯号的接收致能,其中该至少一测试缓冲区提供该记忆体电路至少位址,控制讯号,以及资料输入的其中之一。18.如申请专利范围第12项的方法,进一步包含运用该至少一测试缓冲区经由该某第一群该多个外部连接器与外部记忆体测试装备沟通以测试包含在该经封装半导体装置内之该记忆体电路。19.一种半导体记忆体晶片,包含:储存资料之记忆体储存阵列;多个写资料至记忆体储存阵列或自记忆体储存阵列读取资料之资料缓冲区;以及至少一连接至至少第一群该多个资料缓冲区之测试缓冲区,该至少一测试缓冲区提供该记忆体晶片的测试。20.如申请专利范围第19项的半导体记忆体晶片,其中该记忆体晶片包含至少随机存取记忆体(RAM),静态RAM,动态RAM,非挥发性RAM,唯读记忆体(ROM),可程式ROM,可抹除可程式ROM,电子可抹除可程式ROM,以及快闪记忆体的其中之一。21.如申请专利范围第19项的半导体记忆体晶片,其中该至少一测试缓冲区进一步包含提供资料压缩以致于该测试缓冲区需要的数目小于该资料缓冲区的数目。22.如申请专利范围第19项的半导体记忆体晶片,其中该至少一测试缓冲区在该记忆体晶片的正常操作期间被失致,该至少一测试缓冲区根据记忆体测试讯号的接收致能,其中该至少一测试缓冲区提供该记忆体晶片至少位址,控制讯号,以及资料输入的其中之一。23.如申请专利范围第19项的半导体记忆体晶片,其中该至少一测试缓冲区经由连接器与外部记忆体测试装备沟通以测试包含在该经封装半导体装置内之该记忆体晶片。24.如申请专利范围第19项的半导体记忆体晶片,其中至少该多个资料缓冲区的其中之一并入该至少一测试缓冲区。25.一种经封装的半导体装置,包含:多个外部连接器;连接至至少第一群该多个外部连接器之主要晶片;以及连接至该主要晶片之次要晶片,该次要晶片包含:多个转移该次要晶片及该主要晶片间之资讯之讯号驱动器;以及至少一连接至至少第一群该多个讯号驱动器之测试讯号驱动器,其中该至少一测试讯号驱动器系连接至某该第一群该多个外部连接器以提供该次要晶片的测试同时包含在经封装的半导体装置内。26.如申请专利范围第25项的经封装的半导体装置,其中该次要晶片包含至少记忆体晶片,协同处理器晶片,类比子系统,或应用特殊子系统的其中之一。27.如申请专利范围第25项的经封装的半导体装置,其中该主要晶片包含至少处理器,微控制器,微处理器,场致可程式闸阵列,以及应用特殊的积体电路的其中之一。28.如申请专利范围第25项的经封装的半导体装置,其中该至少一测试讯号驱动器是可操作以包含资料以致于该测试讯号驱动器需要的数目小于该资料讯号驱动器的数目。29.如申请专利范围第25项的经封装的半导体装置,其中该至少一测试讯号驱动器在该次要晶片的正常操作期间被失致且在测试模式期间被致能;其中该至少一测试讯号驱动器提供该次要晶片至少位址,控制讯号,及资料输入的其中之一。30.如申请专利范围第25项的经封装的半导体装置,其中该至少一测试讯号驱动器经由该某第一群该多个外部连接器与外部测试装备沟通以测试包含在该经封装半导体装置内之该次要晶片。31.如申请专利范围第25项的经封装的半导体装置,其中该次要晶片及该主要晶片被形成作单晶片。32.一种测试经封装的半导体装置内之晶片的方法,该方法包含:提供多个连接器于经封装的半导体装置上以连接至外部配件;提供连接至至少第一群该多个连接器之主要电路;以及提供连接至该主要电路之次要电路,该次要电路进一步提供:转移该次要电路及该主要电路间之资讯之讯号驱动器;以及至少一连接至至少第一群该讯号驱动器且连接至某该第一群该多个外部连接器以提供该次要晶片的测试同时包含在该经封装的半导体装置内之测试讯号驱动器。33.如申请专利范围第32项的方法,进一步包含提供该次要晶片及该主要晶片于该经封装半导体装置内之单晶片上。34.如申请专利范围第32项的方法,进一步包含提供该次要晶片及该主要晶片于该经封装半导体装置内之个别晶片上。35.如申请专利范围第32项的方法,进一步包含提供该至少一测试讯号驱动器之资料压缩以致于该测试讯号驱动器所需之数目小于该讯号驱动器的数目。36.如申请专利范围第32项的方法,进一步包含在该次要电路的正常操作期间失致该至少一测试讯号驱动器,且在测试模式期间致能该至少一测试讯号驱动器,其中该至少一测试讯号驱动器提供该次要电路至少位址,控制讯号,以及资料输入的其中之一。37.如申请专利范围第32项的方法,进一步包含运用该至少一测试讯号驱动器经由该某第一群该多个外部连接器与外部测试装备沟通以测试包含在该经封装半导体装置内之该次要电路。38.一种并入多晶片封装半导体装置而作为次要晶片之半导体晶片,该半导体晶片包含:可操作以连接至并入自主要晶片接收讯号且输出讯号至主要晶片之多晶片封装半导体装置之主要晶片之资料缓冲区;以及可操作以直接地连接至自外部测试电路接收讯号且输出讯号至外部测试电路之多晶片封装半导体装置的外部端子之测试缓冲区。39.如申请专利范围第38项的半导体晶片,其中在半导体晶片之测试模式期间,至少资料缓冲区的部分是三态且测试缓冲区被致能以提供半导体晶片之测试。40.如申请专利范围第38项的半导体晶片,其中在半导体晶片之正常操作期间,资料缓冲区被致能且测试缓冲区是三态。图式简单说明:图1是习知的电子系统的方块图。图2是习知的多晶片模组的方块图。图3是示例根据本发明的实施例之多晶片模组之方块图。图4是示例根据本发明的实施例之缓冲区架构之方块图。图5是根据本发明的实施例之输入/输出缓冲区,部分方块形式,之概图。图6是根据本发明的实施例之输出缓冲区之概图。图7是示例根据本发明的实施例之测试缓冲区之方块图。图8是根据本发明的实施例之测试缓冲区之方块图。图9是示例根据本发明的实施例之多晶片模组之方块图。图10是根据本发明的实施例之测试缓冲区驱动器之概图。 |
