| 主权项 |
1.一种可微缩化偶对叠堆闸快闪细胞元结构,至少包含:一种第一导电型的一个半导体基板,其中该半导体基板至少包含一个主动区(AA)形成于两个平行浅凹槽隔离区(STI)之间;一个虚拟闸区(VGR)形成于两个共源区(CSR)之间且置于该半导体基板之上,其中该虚拟闸区(VGR)至少包含一对可微缩化叠堆闸区(SGR)及一个可微缩化共汲区(SCDR)形成于该对可微缩化叠堆闸区(SGR)之间;该两个共源区的每一个至少包含一个第一侧边墙介电垫层形成于该虚拟闸区(VGR)的每一个侧边墙之上且置于由该主动区(AA)之内的一个穿透介电层及该两个平行浅凹槽隔离区(STI)之内的两个回蚀第二突出场氧化物层所组成之一个平坦表面的一部份之上、一种第二导电型的一个高掺杂源扩散区藉由该虚拟闸区(VGR)及该第一侧边墙介电垫层作为一个离子布植罩幕来布植掺杂质于该主动区(AA)之内的该半导体基板之一个表面部份、一个共源导电管线形成于该第一侧边墙介电垫层之外且置于由该主动区(AA)之内的该高掺杂源扩散区及该两个平行浅凹槽隔离区(STI)之内的两个回蚀第三突出场氧化物层所组成的一个平坦床之上、及一个平面化氧化物层形成于该第一侧边墙介电垫层之外且置于该共源导电管线之上;该对可微缩化叠堆闸区(SGR)的每一个由上而下至少包含一个第二侧边墙介电垫层、一个控制闸导电层、一个闸间介电层、及一个积体化漂浮闸层,其中该积体化漂浮闸层至少包含一个主漂浮闸层形成于该主动区(AA)之内的该穿透介电层之上及两个延伸漂浮闸层形成于该主漂浮闸层的之侧边墙之上且置于该两个平行浅凹槽隔离区(STI)之内的两个回蚀第一突出场氧化物层的侧边部份之上;该可微缩化共汲区(SCDR)至少包含一对第三侧边墙介电垫层形成于该对可微缩化叠堆闸区(SGR)的侧边墙之上且置于该平坦表面之上、该第二导电型的一个高掺杂汲扩散区藉由布植掺杂质于该对第三侧边墙介电垫层之间的该主动区(AA)之内的该半导体基板之一个表面部份、及一个共汲导电岛形成于该对第三侧边墙介电垫层之间且置于该高掺杂汲扩散区之上;一个双扩散结构形成于该两个共源区的每一个或该可微缩化共汲区之内的该半导体基板之一个表面部份且具有一个高掺杂源或汲扩散区形成于该双扩散结构之内,其中该双扩散结构至少包含该第二导电型的一个共源或共汲扩散区形成于该第一导电型的一个较深扩散区之内;以及一个埋层离子布植层形成于该双扩散结构及该高掺杂汲或源扩散区之间的该穿透介电层之下,其中该第一导电型的一个双扩散通道系形成于该埋层离子布植层及该共源或共汲扩散区之间的该较深扩散区之一个半导体表面部份。2.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中一个金属位元线连同该共汲导电岛系藉由一个罩幕光阻步骤对准于该主动区之上来同时成形及蚀刻。3.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该对可微缩化叠堆闸区系藉由形成于该两个共源区之内的该第一侧边墙介电垫层之内侧边墙之上的该对第二侧边墙介电垫层来定义。4.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该两个延伸漂浮闸层的每一个至少包含具有一种斜角侧边墙结构的一个延伸导电层或一个导电侧边墙垫层。5.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该双扩散通道系形成于该共源扩散区及与该高掺杂汲扩散区连接之该埋层离子布植层之间。6.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该双扩散通道系形成于该共汲扩散区及与该高掺杂源扩散区连接的该埋层离子布植层之间。7.如申请专利范围第1项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该双扩散结构系藉由一种自动对准离子布植技术及一种杂质驱入技术先形成一个较深扩散区再形成一个共源或汲扩散区于该两个共源区的每一个或该可微缩化共汲区之内。8.一种可微缩化偶对叠堆闸快闪细胞元结构,至少包含:一种第一导电型的一个半导体基板,其中该半导体基板至少包含一个主动区(AA)形成于两个平行浅凹槽隔离区(STI)之间;一个虚拟闸区(VGR)形成于两个共源区(CSR)之间且置于该半导体基板之上,其中该虚拟闸区(VGR)至少包含一对可微缩化叠堆闸区(SGR)藉由形成于该两个共源区的侧边墙之上的一对第二侧边墙介电垫层来定义及一个可微缩化共汲区(SCDR)形成于该对可微缩化叠堆闸区(SGR)之间;该两个共源区的每一个至少包含一个第一侧边墙介电垫层形成于该虚拟闸区(VGR)的每一个侧边墙之上且置于由该主动区(AA)之内的一个穿透介电层及该两个平行浅凹槽隔离区(STI)之内的两个回蚀第二突出场氧化物层所组成之一个平坦表面的一部份之上、一种第二导电型的一个高掺杂源扩散区藉由该虚拟闸区(VGR)及该第一侧边墙介电垫层作为一个离子布植罩幕来布植掺杂质于该主动区(AA)之内的该半导体基板之一个表面部份、一个共源导电管线形成于该第一侧边墙介电垫层之外且置于由该主动区(AA)之内的该高掺杂源扩散区及该两个平行浅凹槽隔离区(STI)之内的两个回蚀第三突出场氧化物层所组成的一个平坦床之上、及一个平面化氧化物层形成于该第一侧边墙介电垫层之外且置于该共源导电管线之上;该对可微缩化叠堆闸区(SGR)的每一个由上而下至少包含该对第二侧边墙介电垫层的一个、一个控制闸导电层、一个闸间介电层、及一个积体化漂浮闸层具有一个主漂浮闸层形成于该主动区(AA)之内的该穿透介电层之上及两个延伸漂浮闸层形成于该主漂浮闸层的侧边墙之上且置于该两个平行浅凹槽隔离区(STI)之内的两个回蚀第一突出场氧化物层的侧边部份之上,其中该两个延伸漂浮闸层的每一个至少包含具有一种斜角侧边墙结构的一个延伸导电层或一个导电侧边墙垫层;该可微缩化共汲区(SCDR)至少包含一对第三侧边墙介电垫层形成于该对可微缩化叠堆闸区的侧边墙之上且置于该平坦表面之上、该第二导电型的一个高掺杂汲扩散区藉由布植掺杂质于该对第三侧边墙介电垫层之间的该主动区(AA)之内的该半导体基板之一个表面部份、及一个共汲导电岛形成于该对第三侧边墙介电垫层之间且置于该高掺杂汲扩散区之上;一个双扩散结构形成于该两个共源区的每一个或该可微缩化共汲区之内的该半导体基板之一个表面部份且具有一个高掺杂源或汲扩散区形成于该双扩散结构之内,其中该双扩散结构至少包含该第二导电型的一个共源或共汲扩散区形成于该第一导电型的一个较深扩散区之内;一个埋层离子布植层形成于该双扩散结构及该高掺杂汲或源扩散区之间的该穿透介电层之下,其中该第一导电型的一个双扩散通道系形成于与该高掺杂汲扩散区连接的该埋层离子布植层及该共源扩散区之间或与该高掺杂源扩散区连接之该埋层离子布植层及该共汲扩散区之间的该较深扩散区之一个半导体表面部份;以及一个金属位元线连同一个共汲导电岛藉由一个罩幕光阻步骤对准于该主动区(AA)之上来同时成形及蚀刻。9.如申请专利范围第8项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该共源/汲扩散区至少包含一个中度掺杂扩散区或一个高掺杂扩散区而该较深扩散区至少包含一个中度掺杂扩散区。10.如申请专利范围第8项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该埋层离子布植层至少包含一个淡掺杂扩散区或一个中度掺杂扩散区。11.如申请专利范围第8项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该共源导电管线至少包含一个高掺杂复晶矽层、一个高掺杂复晶矽层覆盖有一个矽化钨(WSi2)、或钨(W)层、或一个钨层衬有一个障碍金属层。12.如申请专利范围第8项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该共汲导电岛至少包含一个高掺杂复晶矽岛、一个高掺杂复晶矽岛覆盖或矽化有一个耐高温金属矽化物层、或一个钨(W)岛衬有一个障碍金属层。13.如申请专利范围第8项所述之可微缩化偶对叠堆闸快闪细胞元结构,其中该金属位元线至少包含一个钨(W)、铝(Al)、或铜(Cu)层形成于一个障碍金属层之上。14.一种无接点非或型快闪记忆阵列,至少包含:一种第一导电型的一个半导体基板,其中复数平行浅凹槽隔离区(STI)及复数主动区(AA)系交变地形成于该半导体基板之上;复数虚拟闸区(VGR)交变地形成于该半导体基板之上且与该复数主动区(AA)互为垂直,其中该复数虚拟闸区(VGR)的每一个形成于两个共源区之间至少包含一对可微缩化叠堆闸区(SGR)及一个可微缩化共汲区(SCDR)形成于该对可微缩化叠堆闸区之间;该两个共源区的每一个至少包含一对第一侧边墙介电垫层形成于邻近虚拟闸区(VGR)的侧边墙之上且置于由该复数主动区(AA)的每一个之内的一个穿透介电层及该复数平行浅凹槽隔离区(STI)的每一个之内的一个回蚀第二突出场氧化物层所交变地组成之一个平坦表面的一部份之上、一种第二导电型的复数高掺杂源扩散区藉由布植掺杂质于该对第一侧边墙介电垫层之间的该复数主动区(AA)之内的该半导体基板之表面部份、一个共源导电管线形成于该对第一侧边墙介电垫层之间且置于由该复数平行浅凹槽隔离区(STI)的每一个之内的一个回蚀第三突出场氧化物层及该复数主动区(AA)的每一个之内的该复数高掺杂源扩散区的一个所交变地组成的一个平坦床之上、及一个平面化氧化物层形成于该对第一侧边墙介电垫层之间且置于该共源导电管线之上;该对可微缩化叠堆闸区(SGR)的每一个由上而下至少包含一个第二侧边墙介电垫层、一个控制闸导电层、一个闸间介电层、及复数积体化漂浮闸层,其中该复数积体化漂浮闸层的每一个至少包含一个主漂浮闸层形成于该复数主动区(AA)的每一个之内的该穿透介电层之上及两个延伸漂浮闸层形成于该主漂浮闸层的侧边墙之上且置于邻近平行浅凹槽隔离区(STI)之两个回蚀第一突出场氧化物层的侧边部份之上;该可微缩化共汲区至少包含一对第三侧边墙介电垫层形成于该对可微缩化叠堆闸区的侧边墙之上且置于该平坦表面之上、该第二导电型的复数高掺杂汲扩散区藉由布植掺杂质于该对第三侧边墙介电垫层之间的该复数主动区(AA)之内的该半导体基板之表面部份、及复数共汲导电岛形成于该对第三侧边墙介电垫层之间且置于该复数高掺杂汲扩散区之上;复数双扩散结构藉由布植掺杂质于该复数主动区(AA)之内的该半导体基板之表面部份形成于该两个共源区的每一个或该可微缩化共汲区之内;以及该第二导电型的复数埋层离子布植层形成于该复数双扩散结构及该复数高掺杂汲或源扩散区之间的该穿透介电层之下的该复数主动区(AA)之该半导体基板的表面部份,其中该第一导电型的一个双扩散通道系形成于该复数埋层离子布植层的每一个及该共源或共汲扩散区之间的该第一导电型的一个较深扩散区的一个半导体表面部份。15.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中复数金属位元线连同该可微缩化共汲区之内的该复数共汲导电岛系藉由一个罩幕光阻步骤对准于该复数主动区(AA)之上来同时成形及蚀刻。16.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中该两个延伸漂浮闸层的每一个至少包含具有一种斜角侧边墙结构的一个延伸导电层或一个导电侧边墙垫层。17.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中该复数共源/汲扩散区的每一个位于该共源扩散区之内系形成于该较深扩散区之内而该复数埋层离子布植层的每一个系与该复数高掺杂汲扩散区的每一个连接。18.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中该复数高掺杂汲扩散区的每一个位于该共汲扩散区之内系形成于该较深扩散区之内而该复数埋层离子布植层的每一个系与该复数高掺杂源扩散区的每一个连接。19.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中该共源/汲扩散区至少包含一个中度掺杂扩散区或一个高掺杂扩散区而该较深扩散区至少包含一个中度掺杂扩散区。20.如申请专利范围第14项所述之无接点非或型快闪记忆阵列,其中该复数埋层离子布植层的每一个至少包含一个中度掺杂扩散区或一个淡掺杂扩散区。图式简单说明:图一A及图一B显示先前技术之叠堆闸快闪细胞元的简要剖面图,其中图一A显示具有一个双扩散源结构及一个单扩散汲结构之一种叠堆闸快闪细胞元的一个剖面图;图一B显示具有一个单扩散源/汲结构之一种叠堆闸快闪细胞元的一个剖面图。图二A及图二B揭示本发明之叠堆闸快闪细胞元结构的简要剖面图,其中图二A揭示一种第一型可微缩化叠堆闸快闪细胞元结构的一个剖面图;图二B揭示一种第二型可微缩化叠堆闸快闪细胞元结构的一个剖面图。图三A至图三I揭示制造本发明之一种可微缩化偶对叠堆闸快闪细胞元结构及其无接点非或型快闪记忆阵列之具有一种自动对准积体化漂浮闸结构的一种浅凹槽隔离(STI)结构的制程步骤及其剖面图。图四A至图四K显示制造本发明之第一型可微缩化偶对叠堆闸快闪细胞元结构及其第一型无接点非或型快闪记忆阵列之接续图三I的制程步骤及其剖面图。图五揭示本发明之一种第一型可微缩化偶对叠堆闸快闪细胞元结构及其第一型无接点非或型快闪记忆阵列的一个简要顶视布建图,其中沿着一个A-A'线的一个剖面图系显示于图四K中。图六A至图六E揭示图五中所标示之各种不同的剖面图,其中图六A揭示沿着一个B-B'线的一个剖面图;图六B揭示沿着一个C-C'线的一个剖面图;图六C揭示沿着一个D-D'线的一个剖面图;图六D揭示沿着一个E-E'线的一个剖面图;以及图六E揭示沿着一个F-F'线的一个剖面图。图七A至图七K揭示制造本发明之一种第二型可微缩化偶对叠堆闸快闪细胞元结构及其第二型无接点非或型快闪记忆阵列之接续图三I的制程步骤及其剖面图。 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