用于在一测试运作模式中以较低速率输出资料位元之积体电路记忆体装置以及操作方法

摘要

本发明揭示一种积体电路记忆体装置，其包括：一记忆胞阵列，其构造用于以一第一资料速率平行输出若干资料位元；一输出电路，其构造用于在正常运作模式中以该第一资料速率将该等资料位元串列输出至一外部终端，并在测试运作模式中以一低于该第一资料速率之第二资料速率将该等资料位元串列输出至该外部终端。相应地，在测试运作模式中，该记忆胞阵列可以一第一资料速率运作，同时容许该输出电路以一低于该第一资料速率之第二资料速率将资料输出至一外部终端。