| 主权项 |
1.一种于一半导体基底上制作至少一电容(capacitor)的方法,该半导体基底之表面包含有至少一第一介电层以及至少一导电物设置于该第一介电层之中,该方法包含有下列步骤:于该半导体基底之表面依序形成一阻障层(barrierlayer)、一第二介电层以及一导电层,且该阻障层系与该导电物直接接触;进行一蚀刻制程以去除部份之该阻障层、该第二介电层以及该导电层,且图案化之该阻障层、该第二介电层以及该导电层构成该电容;以及进行一接触制程以将该电容之该导电层利用一第一接触插塞连接至一第一端子。2.如申请专利范围第1项之方法,其中该电容系为一金属-绝缘物-金属电容(metal-insulator-metal capacitor,MIMC)。3.如申请专利范围第1项之方法,其中该导电物系利用一铜制程所形成,且该阻障层系用来防止该导电物中之铜原子扩散。4.如申请专利范围第3项之方法,其中该阻障层系包含有一钽层(Ta layer)、一氮化钽层(TaN layer)或是一氮化钛层(TiN layer)。5.如申请专利范围第3项之方法,其中该导电物系为该电容之一下极板之一部份。6.如申请专利范围第5项之方法,其中被图案化之该阻障层所覆盖之该导电物系为该下极板之一部份。7.如申请专利范围第1项之方法,其中该第二介电层系包含有一氧化矽层、一氮化矽层或是一高介电常数(high k)材料层。8.如申请专利范围第1项之方法,其中该导电层系包含有一氮化钛层(TiN layer)或是一氮化钽层(TaN ayer)。9.如申请专利范围第1项之方法,其中于进行该蚀刻制程之后,另包含有一沉积制程以于该半导体基底之表面依序形成一隔离层以及一第三介电层。10.如申请专利范围第1项之方法,其中该导电物系被电连接至一第二端子。11.如申请专利范围第10项之方法,其中于进行该接触制程时同时形成一第二接触插塞,以利用该第二接触插塞将该导电物连接至该第二端子。12.如申请专利范围第1项之方法,其中该第一端子系包含有一铝焊垫(Al bonding pad)或是一铜导线。13.如申请专利范围第12项之方法,其中该接触制程系为一单镶嵌制程(single damascene process)或是一双镶嵌制程(dual damascene process)。14一种于一半导体基底上制作至少一电容(capacitor)的方法,该半导体基底之表面包含有至少一第一介电层以及至少一导电物设置于该第一介电层之中,该方法包含有下列步骤:于该半导体基底之表面依序形成一阻障层(barrierlayer)、一第二介电层、一第一导电层、一第三介电层以及一第二导电层,且该阻障层系与该导电物直接接触;进行一第一蚀刻制程以去除部份之该第二导电层以及该第三介电层;进行一第二蚀刻制程以去除部份之该第一导电层、该第二介电层以及该阻障层,以使图案化之该第一导电层、该第三介电层以及该第二导电层构成一第一电容,且图案化之该第一导电层、该第二介电层以及该阻障层构成一第二电容;以及进行一接触制程以分别将该第一电容之该第一导电层经由一第一接触插塞连接至一第一端子,以及该第一电容之该第二导电层以及该导电物经由一第二接触插塞连接至一第二端子。15.如申请专利范围第14项之方法,其中该第一电容以及该第二电容系为一金属-绝缘物-金属电容(metal-insulator-metal capacitor, MIMC)。16.如申请专利范围第14项之方法,其中该导电物系利用一铜制程所形成,且该阻障层系用来防止该导电物中之铜原子扩散。17.如申请专利范围第16项之方法,其中该阻障层系包含有一钽层(Ta layer)、一氮化钽层(TaN layer)或是一氮化钛层(TiN layer)。18.如申请专利范围第16项之方法,其中该导电物系为该第二电容之一下极板之一部份。19.如申请专利范围第18项之方法,其中被图案化之该阻障层所覆盖之该导电物系为该下极板之一部分。20.如申请专利范围第14项之方法,其中该第二介电层以及该第三介电层系包含有一氧化矽层、一氮化矽层或是一高介电常数(high k)材料层。21.如申请专利范围第14项之方法,其中该第一导电层以及该第二导电层系包含有一氮化钛层(TiN layer)或是一氮化钽层(TaN layer)。22.如申请专利范围第14项之方法,其中图案化之该第二导电层以及该第三介电层暴露出部份图案化之该第一导电层。23.如申请专利范围第14项之方法,其中于进行该蚀刻制程之后,另包含有一沉积制程以于该半导体基底之表面依序形成一隔离层以及一第四介电层。24.如申请专利范围第14项之方法,其中该第一端子以及该第二端子系包含有一铝焊垫(Al bonding pad)或是一铜导线。25.如申请专利范围第24项之方法,其中该接触制程系为一单镶嵌制程(single damascene process)或是一双镶嵌制程(dual damascene process)。图式简单说明:图一至图五为习知于一晶片上制作一电容的方法示意图。图六至图九为本发明第一实施例中于一晶片上制作一电容的方法示意图。图十至图十五为本发明第二实施例中于一晶片上制作一电容的方法示意图。图十六为图十三之电容之等效电路示意图。图十七为本发明第三实施例中于一晶片上制作一电容的方法示意图。图十八为本发明第四实施例中于一晶片上制作一电容的方法示意图。 |
