| 主权项 |
1.一种同步动态随机存取记忆体之写入路径设计,包括:一资料转换单元,用以将串列输入资料信号转换成一并列输出资料;一多工器,用以依据一第一模式选择信号及一第二模式选择信号输出来自该资料转换单元的资料;一资料输入/输出感测放大器,其具有复数个感测放大器,用于依据该第一模式选择信号及该第二模式选择信号个别操作该等复数个感测放大器,以便感测来自该多工器的资料,并且接着在一全域输入/输出线上载荷资料;以及一写入驱动器,用于在一本地输入/输出线上载荷来自该全域输入/输出线的资料。2.如申请专利范围第1项之同步动态随机存取记忆体之写入路径设计,其中该资料输入/输出感测放大器进一步包括用于个别操作该等复数个感测放大器的复数个启用电路。3.如申请专利范围第2项之同步动态随机存取记忆体之写入路径设计,其中该等复数个启用电路之每个启用电路都包括:一第一编码单元,用于编码一特定列位址;一第二编码单元,用于编码一特定行位址;一第三编码单元,用于依据该第一模式选择信号及该第二模式选择信号,编码该第一编码单元之输出与该第二编码单元之输出;以及一控制电路,用于依据该第三编码单元之输出来控制一要受到域交叉处理之信号,藉以产生一用于个别操作该等复数个感测放大器的控制信号。4.如申请专利范围第3项之同步动态随机存取记忆体之写入路径设计,其中该第一编码单元依据下列项目来执行该特定列位址之编码:一第一控制信号,这是藉由组合一记忆组位址与执行一记忆组启用作业时所启动的一启用信号所获得的控制信号;一第二控制信号,这是藉由组合一记忆组位址与执行一资料写入作业时所启动的一信号所获得的控制信号;一开机信号;该第一模式选择信号;以及该第二模式选择信号。5.如申请专利范围第3项之同步动态随机存取记忆体之写入路径设计,其中该第二编码单元依据下列项目来执行该特定行位址之编码:一第二控制信号,这是藉由组合一记忆组位址与执行一资料写入作业时所启动的一信号所获得的控制信号;该第一模式选择信号;以及一开机信号。6.如申请专利范围第3项之同步动态随机存取记忆体之写入路径设计,其中该第一编码单元包括:复数个传输闸,用于依据藉由组合一记忆组位址与执行一记忆组启用作业时所启动的一启用信号所获得的该第一控制信号来传送该特定列位址;复数个锁存器,用于锁存已通过每个传输闸的该特定列位址;复数个反转器,用于反转每个锁存器的输出;复数个传输闸,用于依据藉由组合一记忆组位址与执行一资料写入作业时所启动的一信号所获得的该第二控制信号,将每个锁存器的输出传送至一信号节点;一锁存器,用于锁存该节点的输出;一反转器,用于反转用于锁存该节点输出之该锁存器的输出;一「反及」闸,用于组合该反转器之输出以及一藉由组合该第一模式选择信号和该第二模式选择信号所获得之信号;一反转器,用于反转该「反及」(NAND)闸的输出;以及一电晶体,用于依据一开机信号来设定该节点的起始値。7.如申请专利范围第3项之同步动态随机存取记忆体之写入路径设计,其中该第二编码单元包括:复数个传输闸,用于依据藉由组合一记忆组位址与执行一资料写入作业时所启动的一信号所获得的一第二控制信号,将该特定行位址传送至一节点;一锁存器,用于锁存该节点的输出;一反转器,用于反转用于锁存该节点输出之该锁存器的输出;一「反及」(NAND)闸,用于组合该第一模式选择信号与该反转器之输出;一反转器,用于反转该「反及」(NAND)闸的输出;以及一电晶体,用于依据一开机信号来设定该节点的起始値。8.如申请专利范围第7项之同步动态随机存取记忆体之写入路径设计,其中会将该特定行位址的锁存时序设定为内部写入延时-1tCK。9.如申请专利范围第3项之同步动态随机存取记忆体之写入路径设计,其中会将该第三编码信号之一输出信号的启用时序设定为内部写入延时-0.5tCK。图式简单说明:图1显示习知写入路径设计的方块图;图2显示根据本发明之资料输入/输出感测放大器的方块图;图3A及3B显示图2所示之第一至第四启用电路的详细电路图;图4A显示图3A所示第一编码单元的详细电路图;图4B显示图3A所示第二编码单元的详细电路图;图4C显示图3A所示第三编码单元的详细电路图;图5显示用于解说本发明的时序图;图6A及图6B显示用于比较本发明与先前技术的IDD4W模拟结果;以及图7显示根据本发明之IDD4W减低效应的图表。 |
