| 主权项 |
1.一种堆叠式多晶片封装结构,包括:一载板;一第一晶片,设于该载板上,并电连接至该载板;一导线架(lead frame),设于该载板上,并且,该导线架与该载板间形成有一空间以容纳该第一晶片;以及一第二晶片,连接至该导线架,并透过该导线架电连接至该载板。2.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第一晶片系以导线连接(Wire Bonding, WB)之方式设于该载板上。3.如申请专利范围第2项之堆叠式多晶片封装结构,更包括一封装材料(molding compound)层包覆该第一晶片使与外界隔绝。4.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第一晶片系以覆晶封装(Flip Chip)之方式设于该载板上。5.如申请专利范围第4项之堆叠式多晶片封装结构,更包括一散热片设于该第一晶片远离该载板之上表面。6.如申请专利范围第5项之堆叠式多晶片封装结构,其中,该散热片系透过一导热胶层接合于该第一晶片之上表面。7.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第二晶片系以覆晶封装之方式设于该导线架上。8.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第二晶片系以导线连接之方式设于该导线架上。9.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第二晶片系设于该导线架之上表面。10.如申请专利范围第1项之堆叠式多晶片封装结构,其中该第二晶片系设于该导线架之下表面。11.如申请专利范围第1项之堆叠式多晶片封装结构,更包括一封装材料层包覆该第二晶片使与外界隔绝。12.如申请专利范围第1项之堆叠式多晶片封装结构,更包括一散热片,位于该第一晶片与该第二晶片之间。13.如申请专利范围第1项之堆叠式多晶片封装结构,其中该载板系一封装用线路基板。14.如申请专利范围第13项之堆叠式多晶片封装结构,其中该载板之下表面设有多个电连接点。15.如申请专利范围第14项之堆叠式多晶片封装结构,其中该电连接点可以系焊球(ball)或是针脚(pin)。16.一种电子系统,包括:一滙流排;一记忆体,连接至该滙流排;及一堆叠式多晶片封装结构,包括:一载板,连接至该滙流排;一第一晶片,位于该载板上,并电连接至该载板;一导线架(lead frame),位于该载板上,并且,该导线架与该载板间形成有一空间以容纳该第一晶片;以及一第二晶片,位于该导线架上,并透过该导线架电连接至该载板。17.如申请专利范围第16项之电子系统,其中该第一晶片系以导线连接之方式设于该载板上。18.如申请专利范围第17项之电子系统,更包括一封装材料层包覆该第一晶片使与外界隔绝。19.如申请专利范围第16项之电子系统,其中该第一晶片系以覆晶封装之方式设于该载板上。20.如申请专利范围第19项之电子系统,更包括一散热片设于该第一晶片远离该载板之上表面。21.如申请专利范围第20项之电子系统,其中,该散热片系透过一导热胶层接合于该第一晶片之上表面。22.如申请专利范围第16项之电子系统,其中该第二晶片系以覆晶封装之方式设于该导线架上。23.如申请专利范围第16项之电子系统,其中该第二晶片系以导线连接之方式设于该导线架上。24.如申请专利范围第16项之电子系统,其中该第二晶片系设于该导线架之上表面。25.如申请专利范围第16项之电子系统,其中该第二晶片系设于该导线架之下表面。26.如申请专利范围第16项之电子系统,更包括一封装材料层包覆该第二晶片使与外界隔绝。27.如申请专利范围第16项之电子系统,更包括一散热片,位于该第一晶片与该第二晶片之间。28.如申请专利范围第16项之电子系统,其中该载板系一封装用线路基板。29.如申请专利范围第28项之电子系统,其中该载板之下表面设有多个电连接点以连接至该滙流排。30.如申请专利范围第29项之电子系统,其中该电连接点可以系焊球或是针脚。31.如申请专利范围第16项之电子系统,其中该第一晶片或该第二晶片系一微处理器(microprocessor)。图式简单说明:第一图系一典型堆叠式多晶片封装结构之剖面示意图。第二图系本发明之堆叠式多晶片封装结构第一实施例之剖面示意图。第三图系本发明之堆叠式多晶片封装结构第二实施例之剖面示意图。第四图系本发明之堆叠式多晶片封装结构第三实施例之剖面示意图。第五图系本发明之堆叠式多晶片封装结构第四实施例之剖面示意图。第六图系本发明之堆叠式多晶片封装结构第五实施例之剖面示意图。第七图系本发明之电子系统一较佳实施例之示意图。 |
