具有最佳化记忆体存取之数位讯号处理器架构

摘要

一方法及架构对具有二阶段时钟之微处理系统中之统一的记忆体进行存取，此统一的记忆体被存取于第一指令期间。当遭遇到程式码不连续时，在指令周期期间以假存取来对统一的记忆体进行第一次存取。当遭遇到程式码不连续时，在指令周期期间以资料存取来对统一的记忆体进行第二次存取，就像在环路的最后一个指令的情况一样，或者以指令存取来对统一的记忆体进行第二次存取，就像在跳越指令的情况一样。